特許

J-GLOBAL ID：200903014103171080

プログラマブル論理素子

発明者： ケネス・ラッシュ
出願人/特許権者： ヒューレット・パッカード・カンパニー
代理人 (1件)： 萩野 平 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-138772
公開番号（公開出願番号）：特開平10-092943
出願日： 1997年05月28日
公開日（公表日）： 1998年04月10日
要約：

【要約】 (修正有)【課題】 スイッチが少なく、配線長が短い、長い相互接続可能で、局所的相互接続性を向上させる、タイリング可能な階層的相互接続構造のFPGA。【解決手段】 PALE100は論理的に複数の階層的に結合された区分により整理されている。各区分は、独自の組をなす次に低い区分の一組の階層区分と、その区分内にある独自の組をなす次に低い区分だけに延びる相互接続バスによって形成される。最低レベルの階層は、複数のPALE100の1つである。各PALE100内に設けられた複数のハイパーリンクによって、PALE出力信号と、PALE100を含むそれぞれのより高い階層レベルにおけるそれぞれの相互接続バス102〜105がプログラム可能に結合される。PALE100には、区分の任意の1つの相互接続バスを利用せずに、PALEデータ出力信号を隣接する近傍PALEに結合するためのトンネル接続も含まれている。

請求項（抜粋）：

それぞれ、複数のデータ入力(101)を備え、データ出力信号を発生する、複数のプログラマブル・アトミック論理素子(PALE)(100)と、それぞれ、いくつかのPALE(100)と、リーフ(300)内に制限されたレベル1の相互接続バス(211)とからなる複数のリーフ(300)と、それぞれ、いくつかのリーフ(300)と、ブロック(400)内に制限されたレベル2の相互接続バス(212)とからなる複数のブロック(400)と、それぞれ、複数のブロック(400)と、セクタ(500)内に制限されたレベル3の相互接続バス(213)とからなる複数のセクタ(500)と、各PALE(100)内にあって、PALE(100)からのデータ出力信号を1つ以上のすぐ隣接したPALE(100)に送り込むための第1のドライバ(102)と、各PALE(100)内にあって、PALE(100)からのデータ出力信号を送り出すための第2のドライバ(103)と、第2のドライバ(103)をリーフ(300)の1つにおけるレベル1の相互接続バス(21)に結合する、各PALE(100)に関連した第1のプログラマブル・ハイパーリンクと、第2のドライバ(103)をブロック(400)の1つにおけるレベル2の相互接続バス(212)に結合する、各PALE(100)に関連した第2のプログラマブル・ハイパーリンクと、各PALE(100)内にあって、PALE(100)からのデータ出力信号を送り出すための第3のドライバ(104)と、第3のドライバ(104)をセクタ(500)の1つにおけるレベル3の相互接続バス(213)に結合する、各PALE(100)に関連した第3のプログラマブル・ハイパーリンクとが含まれている、プログラマブル論理素子。

IPC (3件)：

H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 21/82 A ,  H01L 21/82 W ,  H01L 27/04 D