特許
J-GLOBAL ID：200903014176167455
デコーダおよびこれを用いたデジタルアナログ変換回路並びにマトリクス型液晶表示装置の駆動回路
発明者：
,
,
,
出願人/特許権者：
代理人 (1件)：
船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平9-299999
公開番号（公開出願番号）：特開平11-136130
出願日： 1997年10月31日
公開日（公表日）： 1999年05月21日
要約：
【要約】【課題】 NAND回路を用いて構成したデコーダの場合、入力データのビット数の2倍の入力配線数が必要になるとともに、入力データのビット数の2倍のトランジスタ数が必要になるため、これらの占有面積が増大し、また入力データのビット数が増える程トランジスタの数も多くなってしまう。【解決手段】 3ビットデコーダにおいて、入力データX0,X1,X2の各ビットの論理に応じてオン/オフ動作をする3個のMOSトランジスタQn11,Qp11,Qn12を負電源Vssと出力ノードN11の間に、リセット期間での貫通電流を阻止するMOSトランジスタQnを介して直列に接続し、出力ノードN11の電位を正電源Vddの電源電圧にリセットするMOSトランジスタQp12を設け、出力ノードN11の論理状態をラッチ回路15でラッチするようにする。
請求項（抜粋）：
第1電源と出力ノードの間に直列に接続され、nビット(nは2以上の整数)の入力データの各ビットの論理に応じてオン/オフ動作をするn個のスイッチ手段と、前記出力ノードの論理状態をラッチするラッチ手段と、前記出力ノードと第2電源の間に接続され、前記出力ノードの電位を前記第2電源の電源電圧にリセットするリセット手段とを備えたことを特徴とするデコーダ。
IPC (3件)：
H03M 1/74
, G02F 1/133 550
, G09G 3/36
H03M 1/74
, G02F 1/133 550
, G09G 3/36
