特許

J-GLOBAL ID：200903014178064602

半導体基板及びその製造方法、並びに半導体装置

発明者： 上野 哲嗣
出願人/特許権者： 富士通株式会社
代理人 (1件)： 國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願2000-385845
公開番号（公開出願番号）：特開2002-184962
出願日： 2000年12月19日
公開日（公表日）： 2002年06月28日
要約：

【要約】【課題】 歪Siチャネル又は歪SiGeチャネル構造を採用するも、転移密度が極めて低く表面の平坦性に優れた極薄の歪緩和SiGe層を有するSOI構造の半導体基板を提供する。【解決手段】 基板21のシリコン層13上にSiGe層14を形成した後、P++ドープのSiGe層15を膜厚10nm〜100nm程度に形成し、続いてSiGe層16を膜厚500nm〜1000nm程度に形成する。これにより、シリコン層13に引っ張り応力を印加するとともにSiGe層14,15,16の歪緩和を惹起し、しかる後にSiGe層15をストッパーとしてSiGe層15,16をエッチング除去する。

請求項（抜粋）：

半導体基体上に絶縁膜を介して半導体膜を備えてなる半導体基板であって、前記半導体膜は、バルク状態のシリコン・ゲルマニウムに対する歪緩和の臨界膜厚以下であるシリコン層と、当該シリコン層に対して引っ張り応力を与え、自身は歪緩和されてなるシリコン・ゲルマニウム層とが積層されてなるものであることを特徴とする半導体基板。

IPC (2件)：

H01L 27/12 ,  H01L 29/786

FI (4件)：

H01L 27/12 E ,  H01L 27/12 B ,  H01L 29/78 618 B ,  H01L 29/78 618 E

Fターム (17件)：

5F110AA01 ,  5F110AA04 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110DD24 ,  5F110GG01 ,  5F110GG02 ,  5F110GG19 ,  5F110GG24 ,  5F110GG32 ,  5F110GG41 ,  5F110HJ13 ,  5F110NN66 ,  5F110QQ11 ,  5F110QQ16