テストモードエントリ用シーケンシャルクロック型アクセスコードを有する半導体メモリ

発明者： , ,
出願人/特許権者：
代理人 (1件)：小橋一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-205972
公開番号（公開出願番号）：特開平5-288806
出願日： 1991年08月16日
公開日（公表日）： 1993年11月05日
要約：

【要約】 (修正有)【目的】通常動作モードと特別動作モードを有する集積回路の提供。【構成】特別テストモードは、一連の信号でイネーブルされ単一の回路ではイネーブルされず、ノイズ又は装置のパワーダウン及びパワーアップ等で特別テストモードになる可能性は少ない。テストモードイネーブル回路29は一連のD型フリップフロップ90,92を有し、各フリップフロップは特定の論理レベルと過電圧条件の検知によりクロック動作され、複数個の特別テストモードに対して複数個の一連のフリップフロップを設けうる。装置のパワーアップ期間中にテストモードになるのを防止するパワーオンリセット回路40を設ける。テストモードに入った確認は装置がイネーブルされない間出力端子に低インピーダンスの供給で与え、装置のチップイネーブルが装置をテストモードから抜け出させる。テストモードでは、装置の出力イネーブル端子がチップイネーブル機能を与えうる。

請求項（抜粋）：

通常動作モードを有すると共にイネーブル信号によってイネーブルされる特別動作モードを有する集積回路において、特別動作モードへのエントリを表わすモード開始信号を受取るための第一端子、モード選択コードを受取るための第二端子、前記第一及び第二端子へ結合されている入力端を具備すると共に出力端を具備しており前記モード開始信号と関連して前記第二端子において受取られるモード選択コードに応答し予め選択した値とマッチするマッチ信号を供給するための評価回路、前記評価回路の出力端に結合されている入力端を具備しており且つ複数個の前記マッチ信号の受領に応答して前記イネーブル信号を供給する出力端を具備するイネーブル回路、を有することを特徴とする回路。

IPC (6件)：

G01R 31/28 , G01R 31/318 , G06F 11/22 330 , G11C 29/00 303 , H01L 21/66 , H01L 27/10 481

FI (2件)：

G01R 31/28 V , G01R 31/28 B

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