特許

J-GLOBAL ID：200903014187056299

マルチポートメモリ、データプロセッサ及びデータ処理システム

発明者： 長谷川 政己 ,  佐藤 陽一 ,  柳沢 勇治 ,  飯岡 義雄 ,  北川 嘉 ,  内田 万亀夫
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平10-225593
公開番号（公開出願番号）：特開2000-057775
出願日： 1998年08月10日
公開日（公表日）： 2000年02月25日
要約：

【要約】【課題】 低消費電力に寄与でき、見掛上のポートマルチ化数を増やしても見掛上の並列リードアクセスの遅れを改善できるマルチポートメモリを提供する。【解決手段】 マルチポートメモリ(1)は、複数個のRAM(10,11)、RAMのアクセスポートに接続されたポート拡張部(12)を有する。ポート拡張部は、RAMをメモリサイクル毎に並列動作させるためのアクセス制御情報を複数メモリサイクル分まとめて入力可能とする入力回路、クロック信号(ck)の1サイクル期間に前記メモリサイクルを直列的に複数回規定可能な内部クロック信号を生成するタイミング発生回路(14)、入力回路のアクセス制御情報を内部クロック信号に同期する直列的なメモリサイクル毎に分けて順次複数個のRAMに並列的に供給可能な論理回路(15)を有する。ポート拡張部は、複数個のRAMを見掛上単一のマルチポートメモリとしてアクセス可能にする。

請求項（抜粋）：

複数個のRAMと、前記複数個のRAMのアクセスポートに接続されたポート拡張部とを有するマルチポートメモリであって、前記ポート拡張部は、前記複数個のRAMをメモリサイクル毎に並列動作させるためのアクセス制御情報を複数メモリサイクル分まとめて入力可能とする入力回路と、外部から供給されるクロック信号の1サイクルの期間に前記メモリサイクルを直列的に複数回規定可能な内部クロック信号を生成するタイミング発生回路と、前記入力回路のアクセス制御情報を前記内部クロック信号に同期する直列的なメモリサイクル毎に分けて順次複数個のRAMに並列的に供給可能な論理回路と、を有して成るものであるマルチポートメモリ。

IPC (2件)：

G11C 11/41 ,  G06F 12/00 570

FI (2件)：

G11C 11/34 K ,  G06F 12/00 570 C

Fターム (11件)：

5B015AA01 ,  5B015AA07 ,  5B015BA01 ,  5B015BA29 ,  5B015BA62 ,  5B015BA64 ,  5B015BA65 ,  5B015FA01 ,  5B015GA00 ,  5B060KA03 ,  5B060KA04

引用特許：

出願人引用 (1件)

• 特開平2-220293
  

審査官引用 (1件)

• 特開平2-220293