特許

J-GLOBAL ID：200903014187212193

半導体集積回路装置およびその製造方法

発明者： 安田 武
出願人/特許権者： 株式会社日立製作所 ,  日立東部セミコンダクタ株式会社
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平6-109455
公開番号（公開出願番号）：特開平7-321289
出願日： 1994年05月24日
公開日（公表日）： 1995年12月08日
要約：

【要約】【目的】 大容量特性および高耐圧特性のMIM型容量を内蔵する半導体集積回路装置と、それを簡単に得ることができる製造技術を提供する。【構成】 半絶縁性基板1上に形成されている第1層目のキャパシタ用電極6mから第3層目のキャパシタ用電極12mと、前記各電極6m,12m間に介在している層間絶縁膜7,10とから構成されているMIM型容量を含んでいる半導体集積回路装置であって、第2層目のキャパシタ用電極9mと、層間絶縁膜10上に設けられている第2層目のキャパシタ用電極9mと電気接続されている電極12bとの層間絶縁膜10におけるスルーホール11が、第1層目のキャパシタ用電極6m上に配置されるように製作する。

請求項（抜粋）：

基板上に形成されている第1層の電極と、前記第1層の電極上に設けられている第1層の層間絶縁膜と、前記第1層の層間絶縁膜上に形成されている第2層の電極と、前記第2層の電極上に設けられている第2層の層間絶縁膜と、前記第2層の層間絶縁膜上に形成されている第3層の電極とを有するMIM型容量を含んでいる半導体集積回路装置であって、前記第2層の電極と、前記第2層の層間絶縁膜上に設けられている前記第2層の電極と電気接続されている電極との前記第2層の層間絶縁膜におけるスルーホールが、前記第1層の電極領域上に配置されていることを特徴とする半導体集積回路装置。

IPC (3件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 27/095

FI (2件)：

H01L 27/04 C ,  H01L 29/80 E