特許

J-GLOBAL ID：200903014192198549

レベル変換回路及び半導体集積回路

発明者： 鈴木 宏明 ,  田中 康規
出願人/特許権者： 株式会社東芝
代理人 (1件)： 三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-061091
公開番号（公開出願番号）：特開平9-261036
出願日： 1996年03月18日
公開日（公表日）： 1997年10月03日
要約：

【要約】【課題】 ゲート酸化膜耐圧が高電圧電源よりも低いMOSトランジスタのみで構成でき、静止時の消費電力の増加を抑え、しかも高速動作が可能で且つ負荷駆動能力も十分なレベル変換回路を提供することである。【解決手段】 高電圧(5V:VDD)電源とグランドとの間に接続されて、低電圧(3V:VCC)とグランド電圧(0V)との間の振幅を有する入力信号IN1を取り込む第1のCMOS回路10と、5V電源とグランドとの間に接続されて、5V〜0V間の振幅を有する出力信号OUT1を出力する第2のCMOS回路20と、これら第1及び第2のCMOS回路10,20の間に襷掛け接続された第1及び第2の中間回路30,40とを備えている。これら各回路10〜40を構成する全てのMOSトランジスタは、許容ゲート酸化膜耐圧が5Vよりも低く且つ3Vよりも高い特性を有している。

請求項（抜粋）：

高電圧が印加される高電圧電源と第1の出力ノードとの間に直列接続された第1及び第2のPチャネル型MOSトランジスタ、並びに前記第1の出力ノードとグランドとの間に直列接続された第1及び第2のNチャネル型MOSトランジスタを有し、プルアップ用として機能する前記第1のPチャネル型MOSトランジスタのゲートに第1の信号が印加され、プルダウン用として機能する前記第2のNチャネル型MOSトランジスタのゲートに前記高電圧よりも低い低電圧とグランド電圧との間の振幅を有する入力信号が印加され、前記第2のPチャネル型MOSトランジスタ及び前記第1のNチャネル型MOSトランジスタの各ゲートに低電圧が共通して印加される第1のCMOS回路と、前記高電圧電源と第2の出力ノードとの間に接続され前記第1の信号がゲートに印加される第3のPチャネル型MOSトランジスタ、及び前記第2の出力ノードと低電圧が印加される低電圧電源との間に接続され前記第1のCMOS回路の前記第1の出力ノードの電位がゲートに印加される第4のPチャネル型MOSトランジスタを有する第1の中間回路と、前記高電圧電源と第3の出力ノードとの間に接続され前記第1の中間回路の第2の出力ノードの電位がゲートに印加される第5のPチャネル型MOSトランジスタ、及び前記第3の出力ノードと前記低電圧電源との間に接続され出力信号がゲートに印加される第6のPチャネル型MOSトランジスタを有し、前記第3の出力ノードより前記第1の信号を出力する第2の中間回路と、前記高電圧電源と第4の出力ノードとの間に直列接続された前記第7及び第8のPチャネル型MOSトランジスタ、並びに前記第4の出力ノードとグランドとの間に直列接続された第3及び第4のNチャネル型MOSトランジスタを有し、プルアップ用として機能する前記第7のPチャネル型MOSトランジスタのゲートに前記第1の中間回路の前記第2の出力ノードの電位が印加され、プルダウン用として機能する前記第4のNチャネル型MOSトランジスタのゲートに前記入力信号の反転信号が印加され、前記第8のPチャネル型MOSトランジスタ及び前記第3のNチャネル型MOSトランジスタの各ゲートに低電圧が共通して印加され、前記第4の出力ノードより前記出力信号として前記高電圧とグランド電圧の間の振幅を有する信号を外部へ出力する第2のCMOS回路とを備えたことを特徴とするレベル変換回路。