特許
J-GLOBAL ID：200903014213004197
半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
布施 行夫 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-253006
公開番号（公開出願番号）：特開平8-097413
出願日： 1994年09月21日
公開日（公表日）： 1996年04月12日
要約：
【要約】【目的】 ソース-ドレイン間耐圧あるいはエミッタ-コレクタ間耐圧としきい値とを独立に制御でき、耐圧を十分に高くしつつ、適切なしきい値を実現できる縦型MOSFET,縦型IBGTならびにこれらの製造方法を提供する。【構成】 MOSFETは、シリコン基板10と、このシリコン基板10の一方の面上にゲート絶縁膜12を介して形成されたゲート電極14と、シリコン基板10に形成された第1導電型のソース領域16と、このソース領域16に連続し、チャネル形成領域18aを含む第2導電型のチャネルドープ領域18と、シリコン基板10の他方の面側に形成された第1導電型のドレイン領域20を有し、さらに、ソース領域16およびチャネルドープ領域18の深さ方向の下端に接し、かつ、ソース領域およびチャネルドープ領域のシリコン基板の面方向の領域をほぼカバーする状態で形成された絶縁膜30を含む。IGBTも同様に、エミッタ領域およびチャネルドープ領域の下に絶縁膜30を有する。
請求項（抜粋）：
シリコン基板と、このシリコン基板の一方の面上にゲート絶縁膜を介して形成されたゲート電極と、前記シリコン基板に形成されたソース領域と、このソース領域に連続し、チャネルが形成されうる領域を含むチャネル形成領域と、前記シリコン基板の他方の面側に形成されたドレイン領域と、前記ソース領域および前記チャネル形成領域の深さ方向の下端に位置し、かつ、これらのソース領域およびチャネル形成領域の少なくとも一部を含む前記シリコン基板の面方向の領域に沿う状態で前記シリコン基板内に形成された絶縁膜と、を含むことを特徴とするMOS型半導体装置。
引用特許：
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