特許

J-GLOBAL ID：200903014220164256

半導体集積回路及びそれに含まれるテスト回路

発明者： 岡安 英樹
出願人/特許権者： 日本電気エンジニアリング株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-184751
公開番号（公開出願番号）：特開平11-030646
出願日： 1997年07月10日
公開日（公表日）： 1999年02月02日
要約：

【要約】【課題】 広範囲の被検査回路を高速にテストできる、半導体集積回路及びそれに含まれるテスト回路を得る。【解決手段】 半導体集積回路は、テスト端子からの入力でテストモードにして使用する。テストモードになった時、被検査回路1には、クロック逓倍回路2によりn倍に高速にされたクロックが入力され、また、データはデータ圧縮回路3でn倍に多重された信号が入力される。被検査回路1は、n倍に逓倍された、クロック及びデータが入力されるため、被検査回路1が、テスト回路入力クロックよりn倍のクロックでの動作が可能である場合、正常に動作し、正常な圧縮データが出力される。被検査回路1よりn倍に圧縮されて出力された圧縮データは、圧縮データ解凍回路4により、1/nに変換され、LSIテスタでの観測が可能となる。

請求項（抜粋）：

クロックを逓倍して逓倍クロックを発生するクロック逓倍手段と、複数相のパラレルテストデータを前記逓信クロックに同期したシリアルのテストデータに変換するデータ圧縮手段と、入力データと前記シリアルテストデータとを入力してテスト時には前記シリアルテストデータを選択して被検査回路に入力するデータ選択手段と、入力クロックと前記逓倍クロックとを入力してテスト時には前記逓倍クロックを選択して被検査回路に入力するクロック選択手段と、前記被検査回路出力の前記シリアルテストデータを元の前記複数相のパラレルテストデータに復元する圧縮データ解凍手段とを含むことを特徴とするテスト回路。

IPC (3件)：

G01R 31/28 ,  G06F 1/04 301 ,  H01L 21/82

FI (4件)：

G01R 31/28 V ,  G06F 1/04 301 F ,  G01R 31/28 E ,  H01L 21/82 T