特許

J-GLOBAL ID：200903014240833049

半導体メモリの試験装置及び試験方法

発明者： 引山 義之 ,  山田 孝
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-373228
公開番号（公開出願番号）：特開2003-173696
出願日： 2001年12月06日
公開日（公表日）： 2003年06月20日
要約：

【要約】【課題】 半導体メモリの救済解析に必要とされるフェイルメモリの容量を削減し、半導体メモリの試験コストを低減することができる半導体メモリの試験装置及び試験方法を提供する。【解決手段】 スペアコラムメモリ及びスペアロウメモリを有する被試験半導体メモリの不良情報を記憶するフェイルメモリを備えた半導体試験装置において、上記フェイルメモリを、半導体メモリ用フェイルメモリ110、スペアコラム用フェイルメモリ120、スペアロウ用フェイルメモリ130及びスペア交差用フェイルメモリ140に分割した構成とする。

請求項（抜粋）：

スペアコラムメモリ及びスペアロウメモリを有する被試験半導体メモリの不良情報を記憶するフェイルメモリを備えた半導体試験装置において、上記フェイルメモリを、半導体メモリ用フェイルメモリ、スペアコラム用フェイルメモリ、スペアロウ用フェイルメモリ及びスペア交差用フェイルメモリに分割したことを特徴とする半導体メモリの試験装置。

IPC (2件)：

G11C 29/00 651 ,  G01R 31/28

FI (2件)：

G11C 29/00 651 Z ,  G01R 31/28 B

Fターム (6件)：

2G132AA08 ,  2G132AE19 ,  2G132AL32 ,  5L106DD24 ,  5L106EE02 ,  5L106EE07