特許

J-GLOBAL ID：200903014251591594

不揮発性半導体記憶装置

発明者： 河越 知也
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別：公開公報
出願番号（国際出願番号）：特願2006-308942
公開番号（公開出願番号）：特開2008-123641
出願日： 2006年11月15日
公開日（公表日）： 2008年05月29日
要約：

【課題】十分な書込電流を得ることができ、かつデータ読出を正確に行なうことが可能な不揮発性半導体記憶装置を提供する。【解決手段】この不揮発性半導体記憶装置では、複数のワード線対WLA,WLBと複数のビット線対BLA,BLBとの各交差部に、抵抗体記憶素子1とトランジスタ2,3を含むメモリセルMCを配置する。隣接する2つのメモリセルMCの抵抗体記憶素子1の一方電極をそれぞれビット線BLA,BLBに接続する。抵抗体記憶素子1の他方電極と2本のソース線SLとの間にそれぞれトランジスタ2,3を接続し、それらのゲートをそれぞれワード線WLA,WLBに接続する。したがって、2つのトランジスタ2,3を介して抵抗体記憶素子1に十分な書込電流を供給できる。また、ビット線対BLA,BLBに発生した同相ノイズを除去できる。【選択図】図1

請求項（抜粋）：

互いに交差して設けられた複数のワード線対および複数のビット線対と、 各ワード線に対応して設けられたソース線と、 前記複数のワード線対と前記複数のビット線対との各交差部に設けられ、抵抗値の変化によってデータを記憶する抵抗体記憶素子と、 各抵抗体記憶素子に対応して設けられたトランジスタ対とを備え、 前記ビット線対の延在方向に隣接する各2つの抵抗体記憶素子のうちの一方の抵抗体記憶素子の一方電極は対応のビット線対のうちの一方のビット線に接続され、他方の抵抗体記憶素子の一方電極は対応のビット線対のうちの他方のビット線に接続され、 各トランジスタ対は、対応の抵抗体記憶素子の他方電極と対応の2本のソース線との間にそれぞれ接続され、それらのゲートは対応のワード線対にそれぞれ接続され、 さらに、選択された抵抗体記憶素子に対応するワード線対とビット線対と2本のソース線とを用いてその抵抗体記憶素子のデータの書込/読出を行なう書込/読出回路を備える、不揮発性半導体記憶装置。

IPC (5件)：

G11C 11/15 ,  H01L 21/824 ,  H01L 27/105 ,  H01L 43/08 ,  H01L 29/82

FI (6件)：

G11C11/15 110 ,  G11C11/15 120 ,  G11C11/15 130 ,  H01L27/10 447 ,  H01L43/08 Z ,  H01L29/82 Z

Fターム (15件)：

4M119AA20 ,  4M119BB01 ,  4M119CC05 ,  4M119DD45 ,  4M119EE22 ,  4M119EE28 ,  4M119GG02 ,  4M119GG07 ,  4M119GG08 ,  4M119HH05 ,  4M119KK12 ,  5F092AB08 ,  5F092AC08 ,  5F092AC12 ,  5F092AD25