特許

J-GLOBAL ID：200903014260080225

半導体装置及びその製造方法

発明者： 杉井 寿博
出願人/特許権者： 富士通株式会社
代理人 (1件)： 柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-207991
公開番号（公開出願番号）：特開平9-055511
出願日： 1995年08月15日
公開日（公表日）： 1997年02月25日
要約：

【要約】【課題】 半導体装置及びその製造方法に関し、SOI基板に作り込んだMIS-FETのボディにキャリヤが蓄積することを簡単な手段に依って解消し、寄生バイポーラ効果を抑制する。【解決手段】 SOI基板に於けるp型素子領域2に形成されソース領域方向に延び出たp型ゲート電極突出部4Aをもつゲート電極4、ゲート電極4を境にして左右に振り分けて形成されたn型ソース領域5及びn型ドレイン領域6、p型ゲート電極突出部4Aに連なってn型ソース領域5内に延び出たp型ソース領域7を備える。

請求項（抜粋）：

SOI基板に於ける一導電型Si素子領域に形成されソース領域方向に延び出た一導電型ゲート電極突出部をもつゲート電極と、前記ゲート電極を境にして左右に振り分けて形成された反対導電型ソース領域及び反対導電型ドレイン領域と、前記一導電型ゲート電極突出部に連なって前記反対導電型ソース領域内に延び出た一導電型ソース領域とを備えてなることを特徴とする半導体装置。

IPC (5件)：

H01L 29/786 ,  H01L 21/3065 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 27/12

FI (5件)：

H01L 29/78 617 K ,  H01L 27/12 B ,  H01L 21/302 F ,  H01L 21/302 J ,  H01L 27/08 321 E