特許
J-GLOBAL ID：200903014281975290
不揮発性半導体メモリ
発明者：
,
出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-273375
公開番号（公開出願番号）：特開平5-274894
出願日： 1991年09月25日
公開日（公表日）： 1993年10月22日
要約：
【要約】【目的】 選択メモリセルへのデータ書き換え時に非選択セルの誤動作を防止する。【構成】 メモリセルアレイは複数のブロックに分割されている。あるブロック(選択ブロック)についてデータの書き換えを行なうときには、他のブロック(非選択ブロック)中のメモリセルのソース又はコントロールゲートに緩和電圧を加え、フローティングゲートとソース・ドレインとの間のストレスを緩和して、誤書き込み、誤消去を防止する。プログラム時、非選択ブロック中のメモリセルのソースとドレインをイコライズして、コントロールゲートとソース・ドレインとの間の電界を緩和すると共にチャネル電流を流さないようにして、誤書き込みを防止する。負電圧消去方式を実施するに当り、非選択のブロック中のセルのソース線及びワード線を消去電圧に設定する前にソース線とデータ線をイコライズし、そのイコライズを消去動作後に解除することにより、非選択セルの誤動作を防止する。
請求項（抜粋）：
コントロールゲート、フローティングゲート、ソース及びドレインを有する不揮発性メモリセルの複数がアレイ状に配置されてメモリセルアレイが構成されており、前記メモリセルアレイは前記メモリセルの複数を有するブロックの複数に分割されており、前記各ブロック毎に前記メモリセルのデータ書き換えを可能とした不揮発性半導体メモリにおいて、前記ブロック中の選択した選択ブロックにおける前記メモリセルへの書き込み時に、前記選択ブロック以外の非選択ブロック中の前記メモリセルの前記コントロールゲートと前記ソース・ドレインとの一方に、前記非選択ブロック中の前記メモリセルの前記フローティングゲートと前記ソース・ドレインとの間に加わる電位を緩和する緩和電位印加手段を備える、ことを特徴とする不揮発性半導体メモリ。
IPC (4件)：
G11C 16/06
, H01L 27/115
, H01L 29/788
, H01L 29/792
G11C 17/00 309 F
, H01L 27/10 434
, H01L 29/78 371
