特許

J-GLOBAL ID：200903014285192877

半導体装置及びその製造方法

発明者： 金沢 賢一
出願人/特許権者： 富士通株式会社
代理人 (1件)： 柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-216857
公開番号（公開出願番号）：特開平5-121700
出願日： 1991年08月28日
公開日（公表日）： 1993年05月18日
要約：

【要約】【目的】 本発明は半導体装置及びその製造方法に関し、FLASHEEPROMに於いて、周辺トランジスタのゲート電極とメモリ・セルに於けるセレクト・トランジスタのゲート電極とを同一層で形成する場合、抵抗値を充分に低くして高速化を図ることができるようにすることを目的とする。【構成】 メモリ・セル部分に於けるセレクト・トランジスタのサイド・ウォール状ゲート電極34がWSi膜32を間に挟んだ多結晶シリコン膜31,32からなっているか、或いは、サイド・ウォール状に形成した多結晶シリコン膜並びに該多結晶シリコン膜上に形成したW膜と下地のシリコンとを反応させて得られたWSi膜からなり、そして、周辺部分のトランジスタのゲート電極35も該セレクト・トランジスタのサイド・ウォール状ゲート電極と同じ層構成で同時に形成するよう構成する。

請求項（抜粋）：

電気的に消去可能なMIS型不揮発性メモリ・セル部分に於けるメモリ・トランジスタのゲート電極側面に在って金属シリサイド膜を間に挟んだシリコン膜をサイド・ウォール状に形成してなるゲート電極を有するセレクト・トランジスタと、周辺部分に在って該セレクト・トランジスタのゲート電極と同一層で形成されたゲート電極を有するトランジスタとを備えてなることを特徴とする半導体装置。

IPC (3件)：

H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 27/10 434 ,  H01L 29/78 371