不揮発性記憶回路およびマイクロコンピュータ

発明者： , ,
出願人/特許権者：
代理人 (1件)：大日方富雄
公報種別：公開公報
出願番号（国際出願番号）：特願平11-213474
公開番号（公開出願番号）：特開2001-043691
出願日： 1999年07月28日
公開日（公表日）： 2001年02月16日
要約：

【要約】【課題】チップサイズをそれほど増大させることなく高い信頼性を保証したいデータを記憶することができるとともに、読み出し時間を増加させることなく高い信頼性を保証したいデータを記憶することができる不揮発性記憶回路を実現する。【解決手段】不揮発性メモリセルアレイ(MARY)を、センス回路またはワード線選択回路を共通にして行方向または列方向に分割して、一方のブロック(高信頼性データ用ブロック)には1ビットのデータを2以上のメモリセルに記憶し、他方のブロック(低信頼性データ用ブロック)には1ビットのデータを1つのメモリセルに記憶するとともに、上記一方のブロックからのデータ読み出しの際には2つのメモリセルから読み出したデータの論理和または論理積もしくは多数決を取って出力データとするようにした。

請求項（抜粋）：

各々複数のメモリセルを有する第1のメモリブロック及び第2のメモリブロックを有するメモリアレイと、供給されたアドレス信号に従って上記第1及び第2のメモリブロックの中のメモリセルを選択するアドレスデコーダと、上記第1及び第2のメモリブロックに結合され、上記アドレスデコーダによって選択されたメモリセルに格納されているデータをセンスするセンス回路と、上記デコーダによって選択されたメモリセルに書き込まれるべきデータをラッチする第1データラッチ回路と、を備え、第1アドレス信号に従って選択された上記第1のメモリブロック内の第1メモリセルに、上記第1データラッチ回路内にラッチされている第1データが書き込まれ、第2アドレス信号に従って選択された上第記2のメモリブロック内の第2メモリセルに、上記第1データラッチ回路内にラッチされている第2データが書き込まれ、第3アドレス信号に従って選択された上記第2のメモリブロック内の第3メモリセルに、上記第1データラッチ回路内にラッチされている上記第2データが書き込まれるように構成されていることを特徴とする不揮発性記憶回路。

IPC (9件)：

G11C 16/06 , G06F 15/78 510 , G11C 16/02 , H01L 27/115 , H01L 27/10 461 , H01L 27/10 481 , H01L 21/8247 , H01L 29/788 , H01L 29/792

FI (7件)：

G11C 17/00 639 Z , G06F 15/78 510 A , H01L 27/10 461 , H01L 27/10 481 , G11C 17/00 601 U , H01L 27/10 434 , H01L 29/78 371

Fターム (34件)：

5B025AA03 , 5B025AC01 , 5B025AD04 , 5B025AD05 , 5B025AD13 , 5B025AE08 , 5B062AA01 , 5B062CC01 , 5B062DD05 , 5B062DD10 , 5F001AA25 , 5F001AB08 , 5F001AC02 , 5F001AC06 , 5F001AF06 , 5F001AF07 , 5F001AG40 , 5F083EP02 , 5F083EP23 , 5F083ER02 , 5F083ER05 , 5F083ER09 , 5F083ER14 , 5F083ER15 , 5F083ER19 , 5F083ER22 , 5F083ER30 , 5F083GA01 , 5F083GA09 , 5F083GA21 , 5F083LA10 , 5F083LA12 , 5F083LA16 , 5F083ZA13

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