特許

J-GLOBAL ID：200903014334107562

PLLの同期はずれ検出回路

発明者： 小野 威
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-310685
公開番号（公開出願番号）：特開平6-164381
出願日： 1992年11月20日
公開日（公表日）： 1994年06月10日
要約：

【要約】【目的】 PLLの同期はずれ検出回路に関し、小型、かつ簡単な回路で同期はずれを検出できるPLLの同期はずれ検出回路を提供することを目的とする。【構成】 基準クロックと電圧制御発振器300 の出力クロックの位相を比較して位相差に対応する信号を出力する位相比較器100 と、位相比較器100 の出力により出力クロックの周波数を調整する電圧制御発振器300 を有し、電圧制御発振器300 から基準クロックと位相同期した出力クロックを得るPLL回路に対して、位相比較器100 の出力の制御電圧により同期はずれの検出を行うように構成する。

請求項（抜粋）：

基準クロックと電圧制御発振器(300) の出力クロックの位相を比較して位相差に対応する信号を出力する位相比較器(100) と、該位相比較器(100) の出力により出力クロックの周波数を調整する電圧制御発振器(300) を有し、該電圧制御発振器(300) から該基準クロックと位相同期した出力クロックを得るPLL回路に対して、該位相比較器(100) の出力の制御電圧により同期はずれの検出を行うことを特徴とするPLLの同期はずれ検出回路。