特許

J-GLOBAL ID：200903014348453099

シリアルデータ分離回路

発明者： 岩切 政彦 ,  大塚 正則 ,  野口 敏広
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-345859
公開番号（公開出願番号）：特開平5-183446
出願日： 1991年12月27日
公開日（公表日）： 1993年07月23日
要約：

【要約】【目的】 シリアルで入力されるデータをパラレルに分離するシリアルデータ分離回路に関し、シリアルデータ分離回路の回路規模を縮小することを目的とする。【構成】 mビットシフトレジスタ1と、mビットシフトレジスタ1から出力されるパラレル信号をmビット毎にラッチするためのタイミング信号をn/m箇所に送出するタイミング発生部2と、mビットシフトレジスタ1から出力されるmビットのパラレル信号を、タイミング発生部2から発生されたタイミング信号に基づいて、mビット毎に順次ラッチしてゆき、それぞれmビットのパラレル信号として出力するn/m個の信号保持部3と、を備えて構成する。

請求項（抜粋）：

n(2の倍数)ビットのシリアル信号をm(nの約数)段シフトし、mビットのパラレル信号として出力するmビットシフトレジスタ(1)と、mビットシフトレジスタ(1)から出力されるパラレル信号をmビット毎にラッチするためのタイミング信号をn/m箇所に送出するタイミング発生部(2)と、mビットシフトレジスタ(1)から出力されるmビットのパラレル信号を受け、そのパラレル信号を、タイミング発生部(2)から発生されたタイミング信号に基づいて、mビット毎に順次ラッチしてゆき、それぞれmビットのパラレル信号として出力するn/m個の信号保持部(3)と、を備えてなるシリアルデータ分離回路。

IPC (3件)：

H03M 9/00 ,  G06F 5/00 ,  H04L 13/10