特許

J-GLOBAL ID：200903014359027512

ヘテロエピタキシャル成長方法

発明者： 大久保 聡 ,  高木 敬光 ,  高井 一章 ,  恵下 隆
出願人/特許権者： 富士通株式会社
代理人 (1件)： 柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-083913
公開番号（公開出願番号）：特開平6-177046
出願日： 1993年03月19日
公開日（公表日）： 1994年06月24日
要約：

【要約】【目的】 Si基板の上にGaAs等の化合物半導体ヘテロエピタキシャル層を成長する方法に関し、この化合物半導体エピタキシャル層の表面のピットを低減し、平坦性を改善し、キャリア濃度を低減する。【構成】 Si基板1の表面の自然酸化膜を除去し、その上に成長核を生成するための化合物半導体低温成長層2を形成し、その上に600°C以上700°C未満の温度で第1の化合物半導体エピタキシャル層3を形成し、その上に700°C以上の温度でピット数が少ない第2の化合物半導体エピタキシャル層4を形成し、その上に700°C未満の温度でキャリア濃度が低い第3の化合物半導体エピタキシャル層5を形成する。また、各化合物半導体エピタキシャル層を形成する際のV/III比、アニール温度、アニール雰囲気、Gaの原料ガス等を最適化することによってさらにピット数を少なくし、平坦性を改善することができる。

請求項（抜粋）：

IV族基板上に化合物半導体エピタキシャル層を形成するヘテロエピタキシャル成長方法において、IV族基板上に化合物半導体低温成長層を形成した後に昇温して第1の化合物半導体エピタキシャル層を形成し、次いでさらに昇温して第2の化合物半導体エピタキシャル層を形成し、次いで降温して第3の化合物半導体エピタキシャル層を形成することを特徴とするヘテロエピタキシャル成長方法。

IPC (2件)：

H01L 21/205 ,  H01L 21/20

引用特許：

審査官引用 (1件)

• 特開平3-074839