特許

J-GLOBAL ID：200903014374657115

PLL回路

発明者： 藤巻 健一
出願人/特許権者： ソニー株式会社
代理人 (1件)： 松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平4-221676
公開番号（公開出願番号）：特開平6-069794
出願日： 1992年08月20日
公開日（公表日）： 1994年03月11日
要約：

【要約】【目的】 出力周波数の切換えが簡単な構成で迅速にできるPLL回路を提供する。【構成】 基準となる周波数信号を出力する基準発振器21と、この基準発振器21の出力を分周する第1の分周器22と、電圧制御発振器24と、この電圧制御発振器24の発振出力を分周する第2の分周器25と、第1及び第2の分周器22及び25の分周出力を位相比較する位相比較器23とを有し、この位相比較器23の比較結果に応じて電圧制御発振器24の発振周波数を制御するPLL回路において、発振器の出力をクロックとした周波数比較器27を設け、この周波数比較器27で第1及び第2の分周器22及び25の分周出力を周波数比較し、周波数の一致を検出したとき、第1及び第2の分周器22及び25をリセットするようにした。

請求項（抜粋）：

基準となる周波数信号を出力する基準発振器と、該基準発振器の出力を分周する第1の分周器と、電圧制御発振器と、該電圧制御発振器の発振出力を分周する第2の分周器と、上記第1及び第2の分周器の分周出力を位相比較する位相比較器とを有し、該位相比較器の比較結果に応じて上記電圧制御発振器の発振周波数を制御するPLL回路において、発振器の出力をクロックとした周波数比較器を設け、該周波数比較器で上記第1及び第2の分周器の分周出力を周波数比較し、周波数の一致を検出したとき、上記第1及び第2の分周器をリセットするようにしたPLL回路。

IPC (3件)：

H03L 7/199 ,  H04J 3/00 ,  H04L 7/033

FI (2件)：

H03L 7/10 G ,  H04L 7/02 B