特許

J-GLOBAL ID：200903014379523974

フラッシュメモリのメモリ制御装置

発明者： 奈良 和也
出願人/特許権者： カシオ計算機株式会社
代理人 (1件)： 鈴江 武彦 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-197081
公開番号（公開出願番号）：特開平11-039210
出願日： 1997年07月23日
公開日（公表日）： 1999年02月12日
要約：

【要約】【課題】NOR型フラッシュメモリの使用不可能領域を低減させることを可能にする。【解決手段】NOR型フラッシュメモリを複数のブロックに分け、各ブロックを固定数、可変長のセクタで管理し、データを書き込む場合には、各ブロックについて(ステップA10,A11)、データを書き込んだ際のブロック内のセクタの平均セクタ長(ステップA5)と、ブロックサイズをブロック内の固定セクタ数で除算して求まる標準平均値とを比較して(ステップA6)、最も標準平均値に近くなるブロックを選択して(ステップA8)、データを書き込む対象として決定する(ステップA12)。

請求項（抜粋）：

NOR型フラッシュメモリを複数のブロックに分け、各ブロックを固定数、可変長のセクタで管理する管理手段と、前記管理手段によって管理されたNOR型フラッシュメモリに対してデータを書き込む場合には、データを書き込んだ際のブロック内のセクタの平均セクタ長が標準平均値に近くなるブロックを選択して、データを書き込む手段とを具備したことを特徴とするNOR型フラッシュメモリのメモリ制御装置。