特許
J-GLOBAL ID：200903014415126804
遅延ロックされるループを含む同期的クロック発生器
発明者：
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出願人/特許権者：
代理人 (1件)：
山本 秀策
公報種別：公表公報
出願番号（国際出願番号）：特願平10-534894
公開番号（公開出願番号）：特表2001-511285
出願日： 1998年02月11日
公開日（公表日）： 2001年08月07日
要約：
【要約】データおよびコマンドラッチング回路(60)は、持続的基準クロック信号(CCLKREF)によって駆動され、基準クロック信号は、遅延ロックされるループ(62)を備え、遅延ロックされたループにより制御された遅延を有する遅延出力クロック信号を生成する。またラッチング回路(60)は、非持続的基準クロック信号(DCLKREF)によって駆動され、遅延ロックされるループ(62)の外部にある可変遅延回路(64)を備える。外部遅延回路(64)の遅延は、遅延ロックされたループからの制御電圧出力によって制御され、これにより、外部遅延回路の遅延は持続的基準クロック信号(CCLKREF)を基準して規定される。遅延ロックされたループからの遅延クロック信号は、ラッチ回路(60)に到達した制御データ(CD1-CDN)をラッチするために、制御データラッチ(66)を起動する。可変遅延回路(64)からの遅延信号は、ラッチ回路(60)に到達したデータ(DA1-DAM)をラッチするために、データラッチ(68)を起動する。
請求項（抜粋）：
遅延された第2のクロック信号を、基準周波数を有する基準クロック信号および該基準周波数と実質的に等しい周波数である第2の周波数を有する第2のクロック信号に応答して発生させるクロック発生器であって、該クロック発生器が、 遅延ロックされるループを備え、該遅延ロックされるループが、 該基準クロック信号を受け取るよう適合した基準クロック端子と、 該基準クロック端子に結合され、該基準クロック信号を受け取るよう適合した第1の入力、および遅延クロック信号を受け取る第2の入力を有する比較器であって、該比較器が、該基準クロック信号および該遅延クロック信号に応答して、該基準クロック信号と該遅延クロック信号との関係を表示する比較信号を出力端子上に出力する、比較器と、 該比較器の出力端子に結合された一次制御入力、該基準クロック端子に結合された一次クロック入力、および該比較器の該第2の入力に結合された第1の遅延出力を有する一次可変遅延ブロックであって、該一次可変遅延ブロックが、該一次制御入力の該比較信号に応答して可変する第1の一次遅延を有する該基準クロック信号に応答する該遅延クロック信号を生成する、一次可変ブロックと、 二次クロック信号を受け取るよう適合した二次クロック端子と、 該比較器の出力端子に結合された二次制御入力、二次クロック端子に結合された二次クロック入力、および第1の二次遅延出力を有する二次可変遅延ブロックであって、該二次可変遅延ブロックが、該二次制御入力の比較信号に応答して可変する二次遅延を有する該二次クロック信号に応答する第1の二次遅延信号を生成する、二次可変遅延ブロックと、を備える、クロック発生器。
IPC (4件)：
G11C 11/407
, G06F 1/06
, H03L 7/00
, H03L 7/081
H03L 7/00 D
, G11C 11/34 362 S
, G11C 11/34 354 C
, H03L 7/08 J
, G06F 1/04 312 A
