特許

J-GLOBAL ID：200903014444775463

不揮発性半導体記憶装置

発明者： 渥美 滋 ,  番場 博則
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-004305
公開番号（公開出願番号）：特開平6-215591
出願日： 1993年01月13日
公開日（公表日）： 1994年08月05日
要約：

【要約】【目的】行デコーダ回路の構成を従来よりも簡略化することを目的とする。【構成】行デコーダ回路内には各ワード線12に対応して第1及び第2のNチャネルMOSトランジスタ33、34と第1及び第2のPチャネルMOSトランジスタ35、36が設けられ、第1のNチャネルトランジスタ33はソース、ドレイン間の一端がワード線12に接続され、他端がプリデコーダ回路の対応する出力端に接続され、第2のNチャネルトランジスタ34はソース、ドレイン間の一端がワード線12に接続され、他端にはデータ消去モード時に0V以上の電圧が供給され、データ消去モード時以外は低論理レベルの信号が供給され、第1のPチャネルトランジスタ35はソース、ドレイン間が第1のNチャネルトランジスタ33のソース、ドレイン間に並列に接続され、第2のPチャネルトランジスタ36はソース、ドレイン間が第2のNチャネルトランジスタ34のソース、ドレイン間に並列に接続される。

請求項（抜粋）：

電気的消去、再書き込みが可能な複数のメモリセルトランジスタが行列状に配列されたメモリセルアレイと、上記メモリセルアレイの行方向の各メモリセルトランジスタのゲートに共通に接続された複数のワード線と、上記メモリセルアレイの列方向の各メモリセルトランジスタのドレインに共通に接続された複数のビット線と、プリデコーダ回路を有し、入力アドレスに応じていずれか1つのワード線を選択し、データ消去モード時には選択ワード線に対して負電圧を出力する共に非選択ワード線に対して0Vもしくはそれ以上の正電圧を出力する行デコーダ回路とを具備し、上記行デコーダ回路内には上記各ワード線に対応してそれぞれ、ソース、ドレイン間の一端が上記複数のワード線のうち対応する1つのワード線に接続され、ソース、ドレイン間の他端が上記プリデコーダ回路の対応する出力端に接続され、ゲートに第1の論理信号が供給される第1のNチャネルMOSトランジスタと、ソース、ドレイン間の一端が上記複数のワード線のうち対応する1つのワード線に接続され、ソース、ドレイン間の他端にはデータ消去モード時に0Vもしくはそれ以上の正電圧が供給され、データ消去モード時以外は低論理レベルの信号が供給され、ゲートに上記第1の論理信号の反転信号が供給される第2のNチャネルMOSトランジスタと、ソース、ドレイン間が上記第1のNチャネルMOSトランジスタのソース、ドレイン間に並列に接続され、ゲートに上記第1の論理信号の反転信号が供給される第1のPチャネルMOSトランジスタと、ソース、ドレイン間が上記第2のNチャネルMOSトランジスタのソース、ドレイン間に並列に接続され、ゲートに上記第1の論理信号が供給される第2のPチャネルMOSトランジスタとが設けられてなることを特徴とする不揮発性半導体記憶装置。