パルス幅制御回路及びディスク記録制御回路

発明者： ,
出願人/特許権者：
代理人 (1件)：安富耕二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-078790
公開番号（公開出願番号）：特開平11-273253
出願日： 1998年03月26日
公開日（公表日）： 1999年10月08日
要約：

【要約】【課題】高速クロックを用いることなく高精度なパルス幅制御を実現し、ディスクへの記録時には、メディア種別や回転速度に対応した適切な記録を実現する。【解決手段】第1及び第2の遅延回路10,30毎に、各遅延素子段の出力信号のいずれかを選択して出力する第1及び第2のセレクタ11,31を接続し、遅延回路の入力信号とセレクタ11の遅延信号とを入力するANDゲート12を設け、ANDゲートの出力を遅延回路30の入力信号とする。遅延回路10の前段には、EFM信号をEFMCKに従って1T遅延させるD-FF21と、その出力信号とEFM信号とのORゲート出力もしくは1T遅延EFM信号のいずれかを、パルス幅の短縮/伸張を示す情報に応じて選択する選択回路23を接続する。また、各遅延回路を、ディレイライン2とPLL回路3で構成し、ディスク記録装置に適用する際は、メディア種別及び回転速度に応じてセレクタの選択を行う。

請求項（抜粋）：

入力信号を基準クロックに従って所定期間遅延させるロジック回路と、該ロジック回路の出力信号と前記入力信号との論理演算出力信号を一端に入力し、他端に前記入力信号を入力し、パルス幅の短縮/伸張を示す情報に応じていずれか一方を選択する選択回路と、遅延素子を複数段接続して入力信号を遅延させる第1及び第2の遅延回路と、第1及び第2の遅延回路毎に各遅延素子段の出力信号のいずれかを選択して遅延信号として出力する第1及び第2のセレクタと、前記第1の遅延回路の入力信号と第1のセレクタの遅延信号との論理演算を行う論理回路とを有し、前記選択回路で選択された信号を前記第1の遅延回路の入力信号とし、且つ前記論理回路の出力信号を第2の遅延回路の入力信号とするか、もしくは前記選択回路で選択された信号を前記第2の遅延回路の入力信号とし、且つ前記第2のセレクタからの遅延信号を第1の遅延回路の入力信号とすることを特徴とするパルス幅制御回路。

IPC (3件)：

G11B 20/10 311 , G11B 7/00 , H03K 5/14

FI (3件)：

G11B 20/10 311 , G11B 7/00 K , H03K 5/14

引用特許：

審査官引用 (2件)

光ディスク記録装置
公報種別：公開公報出願番号：特願平6-100115 出願人：オリンパス光学工業株式会社
特開昭59-024452

前のページに戻る