特許

J-GLOBAL ID：200903014457418074

出力バッファ回路

発明者： クレイグ・エム・ピーターソン
出願人/特許権者： アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-279731
公開番号（公開出願番号）：特開平6-216749
出願日： 1993年11月09日
公開日（公表日）： 1994年08月05日
要約：

【要約】【目的】 負荷を駆動するための、ノイズが減じられた低電力かつ高速の出力バッファ回路を提供する。【構成】 出力バッファ回路10は、多段プルアップトランジスタ12、16、20およびプルダウントランジスタ14、18、22を用いる。第1段のプルダウン(またはプルアップ)トランジスタが活性化されている時間の間、反対のすべてのプルアップ(またはプルダウン)トランジスタは実質的に同時に非活性化される。その後、プルダウン(またはプルアップ)トランジスタの残りの段が活性化される。急速なターンオフに対してターンオンを遅延させることで、電源におけるオーバシュートおよびアンダシュートのノイズ遷移レベルを低くすることが達成される。

請求項（抜粋）：

第1の電源と出力端子との間で並列に接続される、第1、第2および第3のプルアップトランジスタと、第2の電源と前記出力端子との間で並列に接続される、第1、第2および第3のプルダウントランジスタと、前記第1のプルダウントランジスタがオンにされるのと実質的に同時に、前記第1、第2および第3のプルアップトランジスタをオフにするためのフィードフォワード回路手段と、前記第1のプルダウントランジスタがオンになるのに対して前記第2のプルダウントランジスタがオンになるのを遅延させるための第1のプルダウン遅延手段と、前記第2のプルダウントランジスタがオンになるのに対して前記第3のプルダウントランジスタがオンになるのを遅延させるための第2のプルダウン遅延手段とを含む、出力バッファ回路。

IPC (5件)：

H03K 19/0175 ,  G11C 11/409 ,  H03K 17/16 ,  H03K 17/687 ,  H03K 19/003

FI (3件)：

H03K 19/00 101 F ,  G11C 11/34 354 A ,  H03K 17/687 F