特許

J-GLOBAL ID：200903014560910408

半導体素子用基板およびその製造方法ならびに半導体素子

発明者： 福永 敏明
出願人/特許権者： 富士写真フイルム株式会社
代理人 (1件)： 柳田 征史 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-249522
公開番号（公開出願番号）：特開2002-064063
出願日： 2000年08月21日
公開日（公表日）： 2002年02月28日
要約：

【要約】【課題】 半導体素子用基板において、欠陥密度を低減する。【解決手段】 (0001)面6H-SiC基板11上に温度500°CでAlNバッファ層12を20nm程度の膜厚で形成する。続いて、温度を1050°CにしてGaN層13aを3μm程度成長させ、成長を中断し、テトラエチルシランを一定時間照射した後、GaN層13bを成長する。その後、SiO2膜14を形成し、レジストを塗布後、幅30μm程度の間隔で、幅5μmのSiO2膜14を残す。レジストとSiO2膜14をマスクとして、塩素系のガスを用いてGaN層13a、13bおよびAlNバッファ層12をドライエッチングにより基板まで除去して、ラインアンドスペースのパターンを形成する。レジストとSiO2膜14を除去した後、GaN層15を5μm程度選択成長する。

請求項（抜粋）：

ベース基板上に、低温成長法により形成されるAlNまたはGaNからなるバッファ層を介して第一のGaN層を結晶成長し、該第一のGaN層の表面にテトラエチルシラン、シランおよびジシランのうち少なくとも1つを照射した後、第二のGaN層を結晶成長する第一の工程と、前記バッファ層と第一のGaN層と第二のGaN層とからなる成長層をストライプ状に前記基板まで除去して残ったライン部と該ライン部間に存在するスペース部とからなるラインアンドスペースのパターンを形成する第二の工程と、前記ライン部を結晶成長の核にして、少なくとも前記スペース部が埋め込まれるまで第三のGaN層を結晶成長する第三の工程とを含むことを特徴とする半導体素子用基板の製造方法。

IPC (3件)：

H01L 21/205 ,  C30B 29/38 ,  H01S 5/343

FI (3件)：

H01L 21/205 ,  C30B 29/38 D ,  H01S 5/343

Fターム (43件)：

4G077AA03 ,  4G077BE15 ,  4G077DB08 ,  4G077ED06 ,  4G077EF03 ,  4G077FC04 ,  4G077FJ03 ,  4G077HA06 ,  4G077HA12 ,  5F045AB09 ,  5F045AB14 ,  5F045AC08 ,  5F045AC19 ,  5F045AD09 ,  5F045AD14 ,  5F045AF02 ,  5F045AF03 ,  5F045AF04 ,  5F045AF06 ,  5F045AF07 ,  5F045AF09 ,  5F045BB12 ,  5F045CA06 ,  5F045CA10 ,  5F045CA12 ,  5F045CA13 ,  5F045DB02 ,  5F045DB05 ,  5F045HA10 ,  5F073AA11 ,  5F073AA13 ,  5F073AA74 ,  5F073AA77 ,  5F073CA07 ,  5F073CB02 ,  5F073CB04 ,  5F073CB05 ,  5F073CB07 ,  5F073DA05 ,  5F073DA07 ,  5F073DA25 ,  5F073DA35 ,  5F073EA29