特許

J-GLOBAL ID：200903014565226998

MOS型集積回路の製造方法

発明者： マンリオ・セルジオ・セレーダ ,  ジャンカルロ・ジナーミ ,  エンリコ・ラウリン ,  アンドレア・ラヴァーリア
出願人/特許権者： エスジーエス-トムソン・マイクロエレクトロニクス・ソチエタ・ア・レスポンサビリタ・リミタータ
代理人 (1件)： 曾我 道照 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-320695
公開番号（公開出願番号）：特開平5-251555
出願日： 1992年11月30日
公開日（公表日）： 1993年09月28日
要約：

【要約】【目的】 チャネル・ストッパ8’を危険にさらさずに形成する際のマスキング工程数を減少させ且つ最終デバイスの電気特性を改善する。【構成】 基板1上に半導体ポリシリコン材料の層14を被着して整形した後に、少なくとも2〜3の所定フィールド絶縁領域10を介して前記基板に選択した導電型のイオンを選択的にインプランテーションしてチャネル・ストッパ8’を形成する。

請求項（抜粋）：

フィールド絶縁領域によって分けられた多数のデバイスを含むMOS型集積回路の製造方法であって、半導体材料の基板(1)の内側へ部分的に延びる絶縁材料のフィールド絶縁領域(10)を選択的に成長させる工程と、前記基板上に半導体ポリシリコン材料の層(14)を被着する工程と、前記半導体ポリシリコンの層を整形する工程と、少なくとも2〜3の所定フィールド絶縁領域(10)の下にチャネル・ストッパ(8')を形成するために、前記基板に選択した導電型のイオンを選択的にインプランテーションする工程(21)と、を含む製造方法において、前記選択的インプランテーション工程は、前記整形工程後に前記所定フィールド絶縁領域を介して行われることを特徴とするMOS型集積回路の製造方法。

IPC (2件)：

H01L 21/76 ,  H01L 21/316