特許
J-GLOBAL ID：200903014590378808
キャッシュメモリ制御回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-008046
公開番号（公開出願番号）：特開平5-210587
出願日： 1992年01月21日
公開日（公表日）： 1993年08月20日
要約：
【要約】【目的】データ部に障害が発生した場合、ハードウェア量を増加させることなく、キャッシュメモリの各エントリ単位のデグレードを可能にする。【構成】キャッシュメモリデータ部14から読出されたデータ141はエラーチェック回路16により誤りがチェックされ、もし誤りがある場合には、キャッシュメモリディレクトリ部13内の有効ビットの該当するエントリを無効化する。
請求項（抜粋）：
キャッシュメモリへのリクエストアドレスを保持するアドレス保持回路と、キャッシュメモリへのライトデータを保持するデータ保持回路と、前記アドレス保持回路のリクエストアドレスとキャッシュメモリディレクトリ部から読出されたアドレスを比較し一致・不一致を判別する比較回路と、キャッシュメモリデータ部から読出されたデータのエラーを検出するエラーチェック回路と、前記キャッシュメモリディレクトリ部から読出された有効ビットと前記比較回路の出力である一致信号と前記エラーチェック回路の出力である正常信号との論理積を行うアンド回路とを有し、キャッシュメモリデータ部にエラーが発生した場合には、キャッシュメモリディレクトリ部の対応するエントリーの有効ビットを無効にすることを特徴とするキャッシュメモリ制御回路。
IPC (2件)：
G06F 12/08 310
, G06F 11/22 350
