特許

J-GLOBAL ID：200903014638399845

相補型MIS半導体装置

発明者： 三須 一仁
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平3-183784
公開番号（公開出願番号）：特開平5-013698
出願日： 1991年06月28日
公開日（公表日）： 1993年01月22日
要約：

【要約】【目的】 ラッチアップ耐圧の高い半導体装置を提供する。【構成】 p型半導体基板1上にnチャネルMOSトランジスタQnが、n型ウェル2にpチャネルMOSトランジスタQpが形成されている半導体装置において、保護用のスイッチングトランジスタQsを付加する。トランジスタQsは、抵抗Rを介してVCC電源に接続されたドレイン領域(3e)、接地されたソース領域(3f)、ゲート電極(5b)とから構成され、そのソース・ドレイン間耐圧BVDSはn型拡散層3e、3gの接合耐圧BVjより低く設定される。

請求項（抜粋）：

第1導電型半導体基板の表面領域内に、第2導電型チャネルMISトランジスタと、その表面領域内に第1導電型チャネルMISトランジスタが形成されている第2導電型ウェルと、が形成されている相補型MIS半導体装置において、前記第1導電型半導体基板の表面領域内には、第1の電源に接続された第1の第2導電型拡散層と、第2の電源に接続された第2の第2導電型拡散層とを有し、ゲート電極を有しない若しくは第2の電源に接続されたゲート電極を有するスイッチング素子が形成されていることを特徴する相補型MIS半導体装置。

引用特許：

審査官引用 (3件)

• 特開昭60-000767
  
• 特開昭64-073662
  
• 特開平3-139880