特許
J-GLOBAL ID：200903014647005175
出力回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-317020
公開番号（公開出願番号）：特開平6-164364
出願日： 1992年11月26日
公開日（公表日）： 1994年06月10日
要約：
【要約】【目的】高い電源電圧の集積回路とバス配線を共用して使用する場合にも出力端子から電源端子への電流経路が生じないようにして消費電力の増大を防ぐこと。【構成】スリーステートの出力回路を構成するPチャネルMOSFET101とNチャネルMOSFET102との接続点を出力端子Oとの間にディプリーション型NチャネルMOSFET103を設け、このゲートにチップ選択信号を与えることにより、高インピーダンス状態ではディプリーション型MOSFET103のゲート電圧を0ボルトとして、PチャネルMOSFET101のドレイン電圧の上昇を電源電圧以下とすることを可能とし、出力端子に高い電圧が印加された場合にもPチャネルMOSFET101のドレイン・N型ウェル間の寄生ダイオードを通る電流路が生じないようにした。
請求項（抜粋）：
第1の入力信号と第2の入力信号とが供給されるNAND回路と、前記第2の入力信号と逆相の第3の入力信号と前記第1の入力信号とが供給されるNOR回路と、第1の電源端子と第2の電源端子との間に直列接続して設けられた第1,第2の電界効果トランジスタと、前記第1,第2の電界効果トランジスタの共通接続点にドレイン又はソースが接続され、かつ前記第2の入力信号がゲートに供給され、かつソース又はドレインが出力端子に接続された第3の電界効果トランジスタとを備え、前記NAND回路の出力が前記第1の電界効果トランジスタのゲートに接続され、前記NOR回路の出力が前記第2の電界効果トランジスタのゲートに接続されたことを特徴とする出力回路。
IPC (2件)：
H03K 19/0175
, H01L 27/06
H03K 19/00 101 J
, H01L 27/06 102 F
