特許

J-GLOBAL ID：200903014684714143

半導体装置およびその製造方法

発明者： 末代 知子 ,  中川 明夫 ,  川口 雄介 ,  山口 好広 ,  八幡 彰博
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-074578
公開番号（公開出願番号）：特開平11-274484
出願日： 1998年03月23日
公開日（公表日）： 1999年10月08日
要約：

【要約】【課題】トレンチゲート構造を有する縦型IGBTのオン電圧の低減化を図ること。【解決手段】p型ドレイン層1と、このp型ドレイン層1上に設けられた高抵抗のn型ベース層3と、このn型ベース層3の表面に形成されたp型ベース層4と、このp型ベース層4の表面に形成された複数のn型ソース層5と、これらのn型ソース層5およびp型ベース層4を貫き、n型ベース層3の途中の深さまで達した複数のトレンチ6内にゲート酸化膜7を介して形成されたゲート電極8と、p型ベース層4の表面にn型ソース層5と接して形成されたp型コンタクト層9とを有するIGBTにおいて、トレンチの間隔を1.5μm以下に設定する。

請求項（抜粋）：

高抵抗で第1導電型の第1ベース層と、この第1ベース層に設けられた第2導電型のドレイン層と、前記第1ベース層の表面に形成された第2導電型の第2ベース層と、この第2ベース層の表面に形成された第1導電型のソース層と、このソース層および前記第2ベース層を貫いて前記第1ベース層の途中の深さまで達する複数のトレンチ内にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン層に設けられたドレイン電極と、前記ソース層および前記第2ベース層に設けられたソース電極とを具備してなり、前記トレンチの間隔が1.5μm以下であることを特徴とする半導体装置。

FI (3件)：

H01L 29/78 653 A ,  H01L 29/78 655 A ,  H01L 29/78 655 F

引用特許：

審査官引用 (2件)

• 電力用半導体素子
  公報種別：公開公報   出願番号：特願平4-231513   出願人：株式会社東芝
• 特開平1-165161