特許
J-GLOBAL ID：200903014706138524
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-199001
公開番号（公開出願番号）：特開平11-265573
出願日： 1998年07月14日
公開日（公表日）： 1999年09月28日
要約：
【要約】【課題】 2の奇数乗ビットの容量を有する半導体記憶装置の高速動作を可能とする。【解決手段】 マスタ制御回路MCTL1が4つのローカル制御回路を介して対応するメモリブロックをアクセスする構成とする。メモリブロックはマスタ制御回路およびローカル制御回路を囲むように配置され各メモリブロックへの制御信号の遅延量はほぼ等しくなり、制御信号のスキューが抑えられ、高速なDRAMを実現できる。
請求項（抜粋）：
チップ状に分割された半導体基板の主表面に形成される半導体記憶装置であって、前記半導体基板の主表面の中心を包囲するように配置される複数のメモリブロックを備え、各前記メモリブロックは、複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線と前記複数のビット線の交点にそれぞれ対応する複数のメモリセルとを含み、前記半導体基板の主表面の中心部に、前記複数のメモリブロックに制御信号を与える制御手段をさらに備え、前記制御手段は、前記制御手段の中心に配置される、すべての前記複数のメモリブロックの制御の基準となる基準信号を生成するマスタ制御手段と、前記マスタ制御手段を包囲するように配置される、各々が前記基準信号を受けて対応する前記メモリブロックに対し前記制御信号を出力する複数のローカル制御手段を含む、半導体記憶装置。
IPC (3件)：
G11C 11/401
, H01L 27/108
, H01L 21/8242
G11C 11/34 371 K
, H01L 27/10 681 E
