特許
J-GLOBAL ID：200903014755124733
部分クロスフエード処理回路
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平3-220988
公開番号（公開出願番号）：特開平5-041833
出願日： 1991年08月06日
公開日（公表日）： 1993年02月19日
要約：
【要約】【目的】 この発明は、静止画表示回路に用いられる部分クロスフェード処理回路に関する。そして、この発明は、特に、メモリの有効活用ができ、部分クロスフェード処理時間が任意に設定できる部分クロスフェード処理回路を提供することを目的としている。【構成】 クロスフェード処理不要部分では、セレクタ13はフレームメモリ1の出力そのままの信号Aを選択して出力し、セレクタ14はタイミングコントローラ5の出力である固定値Fを選択出力する。クロスフェード処理要部分では、クロスフェード処理された信号B,Dがセレクタ13,14から出力され、加算器8でクロスフェード信号となる。セレクタ13,14の切換制御は、タイミングコントローラ5が行う。クロスフェード処理されない領域に対応するメモリM2のデータは使用されないので、メモリ容量の節約と処理時間の短縮ができる。
請求項（抜粋）：
2.特許請求の範囲デジタル化された画像データを1画面分より多く記憶する第1のメモリ回路と、前記第1のメモリ回路から、第1の画素、及び前記第1の画素に対してクロスフェード処理対象となる第2の画素の両画像データを同時に読出す、または、前記第1の画素の画像データを読出した後、1画素表示期間中に、前記第2の画素の画像データを読出すと共に、前記第1のメモリ回路の書込み動作を制御する第1の制御回路と、クロスフェード処理のための変換データが、処理テーブルとして書込まれ、読出し動作時には、前記第1のメモリ回路から読出された前記画像データが、アドレス信号として供給される第2のメモリ回路と、表示ブランキング期間等の表示に影響を与えない期間中に、前記第2のメモリ回路の処理テーブルの内容を任意に書換えると共に、前記第2のメモリ回路の読出し動作を制御する第2の制御回路と、前記第1のメモリ回路から読出された画像データが供給され、前記第2の制御回路から固定値信号が供給されると共に、前記第2のメモリ回路から、クロスフェード処理された前記第1の画素及び第2の画素にそれぞれ対応する2つのクロスフェード信号が供給され、前記第2の制御回路に制御されて2つの入力信号を選択して出力する選択回路と、前記選択回路の2つの出力を加算する加算器とより構成し、前記第2の制御回路は、表示画面のクロスフェード処理不要部分においては、前記第1のメモリ回路から読出された画像データと、前記第2の制御回路から供給される固定値信号とを出力するように前記選択回路を制御し、表示画面のクロスフェード処理要部分においては、前記クロスフェード処理された前記第1の画素及び第2の画素にそれぞれ対応する2つのクロスフェード信号を出力するように前記選択回路を制御することを特徴とする部分クロスフェード処理回路。
IPC (5件)：
H04N 5/262
, G09G 5/00
, G09G 5/10
, G09G 5/14
, G09G 5/36
