特許
J-GLOBAL ID：200903014773863551
遅延回路
発明者：
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出願人/特許権者：
代理人 (1件)：
安富 耕二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-078788
公開番号（公開出願番号）：特開平11-274904
出願日： 1998年03月26日
公開日（公表日）： 1999年10月08日
要約：
【要約】【課題】 無調整で且つ遅延量の可変範囲が高帯域であって、psecオーダーの分解能を有する高精度な遅延回路を実現する。【解決手段】 遅延セル40,41を複数段リング状に接続したVCO4と、VCO4の出力信号と基準信号RFCKの各分周信号を入力し両信号の位相を比較する位相比較器7と、位相比較器で検出された位相差に応じた制御電圧VtをVCO4に供給するローパスフィルタ8により、PLL回路3を構成すると共に、入力信号を遅延させて出力するディレイライン2を、VCOの遅延セルと同一構成の遅延セル40を複数段接続して構成し、且つ各遅延セルにローパスフィルタ8からの制御電圧Vtを供給する。
請求項（抜粋）：
遅延素子を複数段リング状に接続して構成され、各段の遅延量が入力される制御電圧により制御されるVCOと、該VCOの出力信号もしくはその分周信号と基準信号とを入力し両信号の位相を比較する位相比較器と、該位相比較器で検出された位相差に応じた前記制御電圧を発生するローパスフィルタと、前記VCOの遅延素子と同一構成の遅延素子を複数段接続して構成され、入力信号を遅延させて出力すると共に各段の遅延量が前記制御電圧により制御されるディレイラインとを備えたことを特徴とする遅延回路。
IPC (2件)：
FI (2件)：
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