特許

J-GLOBAL ID：200903014800365542

タイミング検証方法及びタイミング検証プログラムを記憶した記憶媒体

発明者： 植村 真理子 ,  山本 美由紀 ,  江村 秀之 ,  吉田 泰一
出願人/特許権者： 日本電気株式会社 ,  北陸日本電気ソフトウェア株式会社
代理人 (1件)： 西村 征生
公報種別：公開公報
出願番号（国際出願番号）：特願平11-296001
公開番号（公開出願番号）：特開2001-117956
出願日： 1999年10月18日
公開日（公表日）： 2001年04月27日
要約：

【要約】【課題】 PLLやDLLが設けられた半導体装置について、短時間で容易に、かつ、正確にタイミング検証を行う。【解決手段】 開示されるタイミング検証方法は、検証対象として指定された第1のクロックを供給するクロック供給端と検証対象として終点に設定されたFFのクロック入力端子との間に形成されたクロック・パス上にPLL回路が存在する場合には、第1終点クロック遅延値DCE1と、終点ループ遅延値と、PLLにおけるジッタ及び定常位相誤差とに基づいて、第2終点クロック遅延値を求める。

請求項（抜粋）：

検証対象として指定された第1のクロックを供給するクロック供給端と検証対象の始点又は終点に設定された論理セルのクロック入力端との間に形成されたクロック・パスの一部が、前記第1のクロックに同期した第2のクロックを生成する同期ループの一部を形成している場合には、前記クロック・パス上に存在する複数個の論理セルの遅延値の合計と、前記同期ループ上に存在する複数個の論理セルの遅延値の合計と、前記同期ループにおけるジッタや定常位相誤差とに基づいて、前記クロック・パスの遅延値を求めることを特徴とするタイミング検証方法。

IPC (2件)：

G06F 17/50 ,  H01L 21/82

FI (3件)：

G06F 15/60 668 X ,  G06F 15/60 664 A ,  H01L 21/82 T

Fターム (12件)：

5B046AA08 ,  5B046BA03 ,  5B046JA01 ,  5F064BB19 ,  5F064BB40 ,  5F064DD25 ,  5F064EE47 ,  5F064HH03 ,  5F064HH05 ,  5F064HH06 ,  5F064HH10 ,  5F064HH12