特許

J-GLOBAL ID：200903014824911483

半導体装置及びその製造方法

発明者： 杉井 寿博
出願人/特許権者： 富士通株式会社
代理人 (1件)： 北野 好人
公報種別：公開公報
出願番号（国際出願番号）：特願平4-193818
公開番号（公開出願番号）：特開平6-045598
出願日： 1992年07月21日
公開日（公表日）： 1994年02月18日
要約：

【要約】【目的】本発明は、半導体装置及びその製造方法に係り、特にMOSトランジスタ及びその製造方法に関し、ソース領域、ドレイン領域の面積を縮小させて、ソース領域、ドレイン領域と基板間の接合容量を低減させた半導体装置及びその製造方法を提供することを目的とする。【構成】フィールド酸化膜4上に多結晶シリコン層6bが形成され、素子形成領域4a上に単結晶シリコン層6aが形成されている。ゲート酸化膜10及びゲート電極12の両側面にサイドウォール14が形成されている。n型のソース領域7及びドレイン領域8の不純物濃度は、サイドウォール14下部の濃度が他より薄くなっており、チャネル領域9側がn、他がn+ となっているいわゆるLDD構造であり、多結晶シリコン層6bには、ソース電極18、ドレイン電極20が形成されているように構成する。

請求項（抜粋）：

第1導電型のシリコン基板と、前記シリコン基板上に形成され、素子形成領域を画定するフィールド酸化膜と、前記フィールド酸化膜上に形成された多結晶シリコン層と、前記多結晶シリコン層と接続して前記素子形成領域上に形成された単結晶シリコン層と、前記単結晶シリコン層内の第1導電型のチャネル領域上に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成された多結晶シリコンのゲート電極と、前記ゲート酸化膜及び前記ゲート電極の両側面に形成されたサイドウォールと、前記チャネル領域の両側の前記単結晶シリコン層内の一方に、前記チャネル領域側の不純物濃度を他の領域より低下させて形成された第2導電型のソース領域と、前記チャネル領域の両側の前記単結晶シリコン層内の他方に、前記チャネル領域側の不純物濃度を他の領域より低下させて形成された第2導電型のドレイン領域と、前記ソース領域が形成された側の前記多結晶シリコン層にコンタクトするソース電極と、前記ドレイン領域が形成された側の前記多結晶シリコン層にコンタクトするドレイン電極とを有することを特徴とする半導体装置。

IPC (2件)：

H01L 29/784 ,  H01L 21/336

FI (2件)：

H01L 29/78 301 S ,  H01L 29/78 301 L