浅いトレンチ素子分離形成方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：志賀正武 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-201361
公開番号（公開出願番号）：特開2001-035916
出願日： 2000年07月03日
公開日（公表日）： 2001年02月09日
要約：

【要約】【課題】本発明は、トランジスタの漏れ電流の特性が改善できる半導体装置の浅いトレンチ素子分離形成方法を提供する。【解決手段】本発明は、半導体基板の上部にアクティブマスク層を形成するステップと、このアクティブマスク層及びこの半導体基板を食刻して多数のトレンチを形成するステップと、このアクティブマスク層の上部及びこのトレンチの内部に、このトレンチの深さより大きく、このトレンチの深さにこのアクティブマスク層の厚さを加えた値より小さい厚さで高密度プラズマ酸化膜層を蒸着するステップと、この高密度プラズマ酸化膜層の上部にテトラエチルオソシリケート(TEOS)をソースにしてプラズマ方式にてキャッピング酸化膜層を蒸着するステップと、このアクティブマスク層の表面が露出するときまで、このキャッピング酸化膜層及びこの高密度プラズマ酸化膜層を研磨するステップとを備える。

請求項（抜粋）：

半導体基板の上部にアクティブマスク層を形成するステップと、このアクティブマスク層及びこの半導体基板をエッチングして多数のトレンチを形成するステップと、このアクティブマスク層の上部及びこのトレンチの内部に、このトレンチの深さより大きく、このトレンチの深さにこのアクティブマスク層の厚さを加えた値より小さい厚さで高密度プラズマ酸化膜層を蒸着するステップと、この高密度プラズマ酸化膜層の上部にテトラエチルオソシリケートをソースにしてプラズマ方式にてキャッピング酸化膜層を蒸着するステップと、このアクティブマスク層の表面が露出するときまで、このキャッピング酸化膜層及びこの高密度プラズマ酸化膜層を研磨するステップと、を備えることを特徴とする半導体装置の浅いトレンチ素子分離形成方法。

引用特許：

審査官引用 (3件)

半導体基板のトレンチ分離方法
公報種別：公開公報出願番号：特願平10-142752 出願人：三星電子株式会社
隔離領域の形成方法
公報種別：公開公報出願番号：特願平9-248246 出願人：エルジイ・セミコン・カンパニイ・リミテッド
半導体装置の製造方法
公報種別：公開公報出願番号：特願平10-025718 出願人：株式会社東芝

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