特許

J-GLOBAL ID：200903014840377071

半導体記憶装置の製造方法

発明者： 赤石 義男
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 西野 卓嗣
公報種別：公開公報
出願番号（国際出願番号）：特願平5-096051
公開番号（公開出願番号）：特開平6-310670
出願日： 1993年04月22日
公開日（公表日）： 1994年11月04日
要約：

【要約】【目的】 高集積・大容量のDRAMを簡便に製造する方法を提供する。【構成】 セルトランジスタとして働くMOSトランジスタ(MT)のソース層(S)にコンタクトし、BPSG膜(15)上に延在したストレージ電極(ST)を形成し、BPSG膜(15)を除去してストレージ電極(ST)を露出した後に、全面に減圧CVD法でポリシリコン膜(16)を付着させ、ストレージ電極(ST)をマスクとしてエッチングすることにより、自己整合的にフィン状のストレージ電極(ST)を形成する。そして、ストレージ電極(ST)を被覆するように容量絶縁膜(17)を形成し、この容量絶縁膜(17)を被覆するようにセルプレート電極(SP)を形成する。

請求項（抜粋）：

半導体基板上にMOSトランジスタを形成する工程と、前記MOSトランジスタを被覆するように第1および第2の層間絶縁膜を形成する工程と、前記MOSトランジスタのソース層にコンタクトするストレージ電極を形成する工程と、前記第2の層間絶縁膜を除去する工程と、前記ストレージ電極および前記第1の層間絶縁膜の表面に導電材料膜を付着する工程と、前記ストレージ電極をマスクとして前記導電材料膜をエッチングする工程と、前記ストレージ電極を被覆するように容量絶縁膜を形成する工程と、前記容量絶縁膜を被覆するようにセルプレート電極を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。

IPC (2件)：

H01L 27/108 ,  H01L 27/04