半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-240930
公開番号（公開出願番号）：特開2003-059267
出願日： 2001年08月08日
公開日（公表日）： 2003年02月28日
要約：

【要約】【課題】データストローブ信号にグリッチが生じても誤動作が生じない半導体記憶装置を提供する。【解決手段】このDDR SDRAMは、データストローブ信号DQSを2値信号に変換しタイミング調整を行なう入力バッファ20およびタイミング調整回路22と、タイミング調整回路22の出力信号DSFからグリッチG′を除去して内部データストローブ信号INTDQSを生成するグリッジ除去回路24と、内部データストローブ信号INTDQSに同期してデータ信号Dnを取込む入力バッファ21およびラッチ回路25とを備える。したがって、データストローブ信号DQSにグリッチGが生じた場合でも内部回路が誤動作することがない。

請求項（抜粋）：

外部クロック信号に含まれるN対(但し、Nは自然数である)の前縁および後縁に同期して連続的に入力される2N個のデータ信号と、前記2N個のデータ信号に同期したN対の前縁および後縁を有し、最後の後縁に続くポストアンブル期間の経過後に基準電位される外部データストローブ信号とを受け、前記外部データストローブ信号に含まれるN対の前縁および後縁に同期して前記2N個のデータ信号を取込む半導体記憶装置であって、前記外部データストローブ信号に従って内部データストローブ信号を出力する入力バッファ、前記入力バッファから出力された内部データストローブ信号を受け、第1の制御信号が非活性化レベルにされたことに応じて前記内部データストローブ信号の通過を禁止するゲート回路、前記ゲート回路を通過した内部データストローブ信号に含まれる前縁および後縁の各々に応答して前記2N個のデータ信号を順次ラッチするラッチ回路、および前記内部データストローブ信号のN個目の後縁に応答して前記第1の制御信号を非活性化レベルにする制御回路を備える、半導体記憶装置。

IPC (2件)：

G11C 11/407 , G11C 11/409

FI (2件)：

G11C 11/34 362 S , G11C 11/34 354 P

Fターム (18件)：

5M024AA40 , 5M024BB03 , 5M024BB27 , 5M024BB34 , 5M024DD19 , 5M024DD20 , 5M024DD32 , 5M024DD35 , 5M024DD83 , 5M024GG01 , 5M024HH01 , 5M024JJ03 , 5M024JJ04 , 5M024JJ32 , 5M024PP01 , 5M024PP02 , 5M024PP03 , 5M024PP07

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