特許

J-GLOBAL ID：200903014844682391

半導体集積回路の面積予測方法、面積予測システムおよびその記録媒体

発明者： 藤井 隆志
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平10-101198
公開番号（公開出願番号）：特開平11-297840
出願日： 1998年04月13日
公開日（公表日）： 1999年10月29日
要約：

【要約】【課題】 チップ内部のレイアウト方式に関する情報を考慮に入れることにより、より正確に最小チップ面積AMIN を求める。【解決手段】 処理部9において、レイアウト方式に関する情報をパラメータとしゲート使用率u,ゲート数Gの関数で表される総配線長Lの算出式に回路情報記憶部6より得られる対象回路の総ゲート数GALL を代入し、またゲート使用率uおよびゲート数Gの関数で表される総配線トラック量Tの算出式に前記総ゲート数GALL を代入し、この総ゲート数GALL が代入された総配線長Lの算出式と総配線トラック量Tの算出式とがL=Tの関係を満足するゲート使用率uをゲート使用率の限界値uLIMiTとして求め、このゲート使用率の限界値uLIMiTに基づいて対象回路を作り込み得る最小チップ面積AMIN を求める。

請求項（抜粋）：

レイアウト方式に関する情報をパラメータとしゲート使用率u,ゲート数Gの関数で表される総配線長Lの算出式に対象回路の総ゲート数GALL を代入し、またゲート使用率uおよびゲート数Gの関数で表される総配線トラック量Tの算出式に前記総ゲート数GALL を代入し、この総ゲート数GALL が代入された総配線長Lの算出式と総配線トラック量Tの算出式とがL=Tの関係を満足するゲート使用率uをゲート使用率の限界値uLIMIT として求め、このゲート使用率の限界値uLIMIT に基づいて前記対象回路を作り込み得る最小チップ面積AMIN を求めるようにしたことを特徴とする半導体集積回路の面積予測方法。

IPC (4件)：

H01L 21/82 ,  G06F 17/50 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 21/82 C ,  G06F 15/60 666 S ,  H01L 27/04 A