特許

J-GLOBAL ID：200903014849235024

センス増幅回路

発明者： ジオヴァンニ カンパルド
出願人/特許権者： エスジーエス-トムソン マイクロエレクトロニクス エッセ エッレ エーレ
代理人 (1件)： 杉村 暁秀 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-101177
公開番号（公開出願番号）：特開平8-321190
出願日： 1996年04月23日
公開日（公表日）： 1996年12月03日
要約：

【要約】【課題】 消耗したメモリセルの影響を受けないセンス増幅回路を提供する。【解決手段】 半導体記憶装置用のセンス増幅回路は、読み出すべきメモリセルMCの電流を電圧信号V9に変換する第1電流/電圧変換枝路1と、基準電流を基準電圧信号V20に変換する第2電流/電圧変換枝路2と、電圧信号V9を基準電圧信号V20と比較するコンパレータ3とを具える。また、センス増幅回路は、コンパレータ3からの電圧信号V9を減結合するキャパシタC1と、読み出すべきメモリセルMCの電流に重ね合わせたオフセット電流により電圧信号V9に誘導されるオフセット電圧を補償するのに好適な電荷をキャパシタC1に供給するPチャネルMOSFET13とを具える。

請求項（抜粋）：

半導体記憶装置用のセンス増幅回路であって、読み出すべきメモリセル(MC)の電流を電圧信号(V9)に変換する第1電流/電圧変換手段(1)と、基準電流を基準電圧(V20)に変換する第2電流/電圧変換手段(2)と、前記電圧信号(V9)を前記基準電圧信号(V20)と比較する比較手段(3)とを具えるセンス増幅回路において、前記電圧信号(V9)を前記比較手段(3)から減結合する減結合手段(C1)と、読み出すべき前記メモリセル(MC)の電流に重ね合わせるオフセット電流により前記電圧信号(V9)に誘導されるオフセット電圧を補償するのに好適な電荷を、前記容量性減結合手段(C1)に供給する手段(13)とを具えることを特徴とするセンス増幅回路。

引用特許：

審査官引用 (3件)

• 特開昭62-252594
  
• 特開昭59-180893
  
• 特開昭56-111188