入力位相余裕保証回路

発明者：
出願人/特許権者：
代理人 (1件)：松本昂
公報種別：公開公報
出願番号（国際出願番号）：特願平4-036415
公開番号（公開出願番号）：特開平5-235921
出願日： 1992年02月24日
公開日（公表日）： 1993年09月10日
要約：

【要約】【目的】本発明は入力されるデータを振動、温湿度等の悪条件下においても正常に取り込むことができる入力位相余裕保証回路を提供することを目的とする。【構成】データ保持手段にデータ取り込みクロック信号によって取り込まれた入力データが、正常に取り込まれたかどうかをデータ取り込み状態検出手段で検出し、正常に取り込まれていなかった場合に、クロックタイミング可変手段が入力クロック信号の位相を変化させ、データ取り込みクロック信号としてデータ保持手段へ出力するといった動作を繰り返すことによって、入力データをデータ保持手段に正常に取り込めるデータ取り込みクロック信号を得るように構成する。

請求項（抜粋）：

クロック信号でトリガされて取り込まれる入力データの位相余裕を保証する入力位相余裕保証回路において、入力データ(DT)をデータ取り込みクロック信号(CLK) により取り込んで保持し、この保持中のデータを出力するデータ保持手段(11)と、該データ保持手段(11)に正常にデータが保持されたかどうかを検出するデータ取り込み状態検出手段(12)と、該データ取り込み状態検出手段(12)での検出結果に応じて入力クロック信号(CLK1)の位相を変化させるか、又は保持するかの動作を行い、この動作により得られる入力クロック信号(CLK1)を前記データ取り込みクロック信号(CLK) として前記データ保持手段(11)へ出力するクロックタイミング可変手段(13)とを具備したことを特徴とする入力位相余裕保証回路。

IPC (3件)：

H04L 7/02 , G06F 1/10 , H03L 7/00

FI (2件)：

H04L 7/02 Z , G06F 1/04 330 A

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