特許
J-GLOBAL ID：200903014895569344
スティッキービット検出回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-012645
公開番号（公開出願番号）：特開平9-204295
出願日： 1996年01月29日
公開日（公表日）： 1997年08月05日
要約：
【要約】【課題】 丸め処理を伴なう浮動小数点加減算回路において、右シフトする仮数部の最下位ビットからのビット列とシフト量に注目して高速にスティッキービットを生成するスティッキービット検出回路を提供する。【解決手段】 入力オペランドの指数部を比較してその小さい方の仮数部の最下位ビットから0の続く数を数えるリーディングゼロ回路50と、小さい方の指数部を有するオペランドを大きい方の指数部に桁合わせを行うための仮数部右シフト量を算出する比較減算回路10と、前記リーディングゼロ回路50の出力と前記仮数部右シフト量とを比較し右シフト量が大きいときにスティッキービット“1”を送出する比較回路51とから構成される。
請求項（抜粋）：
丸め処理を行なう浮動小数点加減算回路のスティッキービット検出回路において、被演算数または演算数である2数のうち大きい方の第一の数の指数部に小さい方の第二の数の指数部を一致させるときに前記第二の数の仮数部を右シフトするシフト量と、前記第二の数の仮数部の最下位ビットから続く0の数をカウントしたリーディングゼロ量とを比較し、前記リーディングゼロ量よりも前記シフト量が大きいときスティッキービットを1とすることを特徴とするスティッキービット検出回路。
IPC (2件)：
FI (2件)：
G06F 7/38 B
, G06F 7/00 101 G
