特許
J-GLOBAL ID：200903014926420190
出力駆動回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
工藤 宣幸 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-225822
公開番号（公開出願番号）：特開平7-086910
出願日： 1993年09月10日
公開日（公表日）： 1995年03月31日
要約：
【要約】【目的】 安い製造コストで、負荷が電源電圧を越えるような電圧でバイアスされた場合における負荷から電源への電流の流込みを阻止する。【構成】 ドレイン端子とサブストレート端子が出力端子16に接続され、ソース端子がPMOS・MP11を介して電源端子に接続されたPMOS・MP12と、ドレイン端子とサブストレート端子が出力端子16に接続され、ソース端子がPMOS・MP12のゲート端子に接続され、ゲート端子が電源端子に接続されたPMOS・MP13と、NMOS・MP13,14からなり、PMOS・MP12のゲート端子と接地端子18との間に挿入され、出力イネーブル状態ではオン状態とされ、出力ディスエーブル状態ではオフ状態されるスイッチ手段が付加される。
請求項（抜粋）：
半導体基板上に形成され、出力端子に接続された負荷を駆動する出力イネーブル状態と、この負荷を駆動しない出力ディスエーブル状態とを有する出力駆動回路において、前記出力イネーブル状態においては、所定の入力信号に基づいてオン、オフが制御され、前記出力ディスエーブル状態においては、オフ状態に設定される第1のスイッチ手段と、前記出力端子と基準電位端子との間に挿入され、前記出力イネーブル状態においては、前記第1のスイッチ手段がオン状態のときはオフ状態となるように、オフ状態のときはオン状態となるように、前記所定の入力信号に基づいてオン、オフが制御され、前記出力ディスエーブル状態においては、オフ状態に設定される第2のスイッチ手段と、ドレイン端子とサブストレート端子が前記出力端子に接続され、ソース端子が前記第1のスイッチ手段を介して電源端子に接続された第1のエンハンスメント型MOS・FETと、ドレイン端子とサブストレート端子が前記出力端子に接続され、ソース端子が前記第1のエンハンスメント型MOS・FETのゲート端子に接続され、ゲート端子が前記電源端子に接続された第2のエンハンスメント型MOS・FETと、前記第1のエンハンスメント型MOS・FETのゲート端子と前記基準電位端子との間に挿入され、前記出力イネーブル状態においては、オン状態に設定され、前記出力ディスエーブル状態においては、オフ状態に設定される第3のスイッチ手段とを具備したことを特徴とする出力駆動回路。
IPC (5件)：
H03K 19/0175
, H01L 27/06
, H03K 17/08
, H03K 17/687
, H03K 19/003
H03K 19/00 101 J
, H01L 27/06 311
, H03K 17/687 F
