特許

J-GLOBAL ID：200903014931569852

半導体装置の製造方法

発明者： 安部 泰成
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-315652
公開番号（公開出願番号）：特開平7-169765
出願日： 1993年12月16日
公開日（公表日）： 1995年07月04日
要約：

【要約】【目的】 TEOS膜を使用した層間絶縁膜に関し,スルーホールの断面形状に上方向に拡がったテーパをつけることにより,上層配線膜の被覆を改善する。【構成】 半導体基板 1上に形成された下層配線 2を覆って,層間絶縁膜として少なくとも最上層に原料ガスにテトラエチルオキシシラン(TEOS)を用いた気相成長により酸化シリコン膜 4を成長する工程と, 該酸化シリコン膜上に該酸化シリコン膜よりエッチレートの大きい被膜 5と, 該下層配線上に開口部を有するレジスト膜 6を順次被着する工程と,該レジスト膜をエッチングマスクとして, 等方性エッチングにより,該開口部内の該被膜及び該酸化シリコン膜を縦方向及び横方向にエッチングし,次いで, 異方性エッチングにより残余の該層間絶縁膜をエッチングして該下層配線の表面を露出させる工程と, 該層間絶縁膜上に該開口部を覆って該下層配線に接続する上層配線を形成する工程とを有する。

請求項（抜粋）：

半導体基板(1) 上に形成された下層配線(2) を覆って,層間絶縁膜として少なくとも最上層に原料ガスにテトラエチルオキシシラン(TEOS)を用いた気相成長により酸化シリコン膜(4)を成長する第1工程と,次いで, 該酸化シリコン膜上に該酸化シリコン膜よりエッチレートの大きい被膜(5) と, 該下層配線上に開口部を有するレジスト膜(6) を順次被着する第2工程と,次いで, 該レジスト膜をエッチングマスクとして, 等方性エッチングにより,該開口部内の該被膜及び該酸化シリコン膜をエッチングし,次いで, 異方性エッチングにより残余の該層間絶縁膜をエッチングして該下層配線の表面を露出させる第3工程と,次いで, 該層間絶縁膜上に該開口部を覆って該下層配線に接続する上層配線を形成する第4工程とを有することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/3205 ,  H01L 21/3065 ,  H01L 21/316 ,  H01L 21/768

FI (3件)：

H01L 21/88 F ,  H01L 21/302 M ,  H01L 21/90 C