特許

J-GLOBAL ID：200903014957438128

レベルシフト回路

発明者： 鈴木 康文
出願人/特許権者： NECマイクロシステム株式会社
代理人 (3件)： 机 昌彦 ,  河合 信明 ,  谷澤 靖久
公報種別：公開公報
出願番号（国際出願番号）：特願2003-013642
公開番号（公開出願番号）：特開2004-228879
出願日： 2003年01月22日
公開日（公表日）： 2004年08月12日
要約：

【課題】電源電圧が低下してもレベルシフト回路の動作速度が低下せず、かつ、2電源間を過渡的に流れる貫通電流を抑制する。【解決手段】レベルシフト回路を構成するラッチ回路は、PMOSトランジスタPAとPBをクロスカップルさせた構成を有し、高電源のVDD3が印加されている。そのラッチ回路の2つの節点OUT/OUTBにゲート/ドレインを各々接続し、ソースをラッチ回路の入力端子INBと接続する。入力端子INに印加される信号がハイレベルからロウレベルに変化すると、ロウレベルにある節点OUTBの電位は充電トランジスタNCを経由して低電源のVDDにより充電される。節点OUT/OUTBの電位が反転すると充電トランジスタNCは自動的に非導通状態となり、VDD3からVDDへの貫通電流が抑制される。【選択図】 図1

請求項（抜粋）：

共通電源と第1の電源との電位差を振幅値とする入力信号を受ける第1の入力端子と、該入力信号と同一の振幅値を有するとともに論理レベルが相補関係にある反転入力信号を受ける第2の入力端子と、前記第1の電源より高い電位を有する第2の電源に各々ソースが接続され、互いのドレインとゲートを相互接続した1対の第1導電型トランジスタと、前記1対の第1導電型トランジスタの各ドレインと第1及び第2の節点を介してドレインが接続され、該第1及び第2の節点と接続されたトランジスタのゲートが前記第1の入力端子及び第2の入力端子と各々接続され、ソースが前記共通電源と接続される1対の第2導電型トランジスタと、前記第1若しくは第2の節点の一方にドレインが接続され、前記第1若しくは第2の節点の他方にゲートが接続され、前記第2の入力端子にソースが接続された第1の第2導電型充電トランジスタ、とを有することを特徴とするレベルシフト回路。

IPC (2件)：

H03K19/0185 ,  H03K17/16

FI (2件)：

H03K19/00 101E ,  H03K17/16 L

Fターム (25件)：

5J055AX02 ,  5J055AX12 ,  5J055AX27 ,  5J055BX16 ,  5J055CX26 ,  5J055DX13 ,  5J055DX14 ,  5J055DX22 ,  5J055EY21 ,  5J055EZ07 ,  5J055EZ20 ,  5J055EZ31 ,  5J055GX01 ,  5J055GX06 ,  5J056AA11 ,  5J056BB02 ,  5J056BB17 ,  5J056BB19 ,  5J056CC14 ,  5J056CC21 ,  5J056DD13 ,  5J056DD29 ,  5J056FF08 ,  5J056GG06 ,  5J056KK03