特許

J-GLOBAL ID：200903014962929679

半導体装置の製造方法

発明者： 佐々木 孝江
出願人/特許権者： 富士通株式会社
代理人 (1件)： 岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願平3-299280
公開番号（公開出願番号）：特開平5-136364
出願日： 1991年11月14日
公開日（公表日）： 1993年06月01日
要約：

【要約】【目的】半導体よりなる電極を備えたスタックトキャパシタを有する半導体装置の製造方法に関し、段差やキャパシタ形成領域の広がりを押さえてスタックトキャパシタの容量を増大させることを目的とする。【構成】半導体基板1の上に非晶質又は多結晶の半導体膜10を成長する工程と、前記半導体膜10の上面にハロゲン又はハロゲン化合物を注入した後に、熱処理を行って前記半導体膜10の内部にバブル11を形成する工程と、前記バブル11の上部に達するまで前記半導体膜10をエッチバックして、前記半導体膜11の上面に凹凸を形成する工程と、上面に凹凸を有する前記半導体膜11をパターニングして、キャパシタ用の第一の電極10を形成する工程と、前記第一の電極10の表面にキャパシタ用の誘電体膜13を形成する工程と、前記誘電体膜13の上にキャパシタ用の第二の電極14を形成する工程とを含み構成する。

請求項（抜粋）：

半導体基板(1、21、51)の上に非晶質又は多結晶の半導体膜(10、31、35)を成長する工程と、前記半導体膜(10、31、35、70)の上面にハロゲン又はハロゲン化合物を注入した後に、熱処理を行って前記半導体膜(10、31、35、70)の内部にバブル(11、32、36、71)を形成する工程と、前記バブル(11、32、36、71)の上部に達するまで前記半導体膜(10、31、35、70)をエッチバックして、前記半導体膜(11、32、36、71)の上面に凹凸を形成する工程と、上面に凹凸を有する前記半導体膜(11、32、36、71)をパターニングして、キャパシタ用の第一の電極(10、31、35、70)を形成する工程と、前記第一の電極(10、31、35、70)の表面にキャパシタ用の誘電体膜(13、40、72)を形成する工程と、前記誘電体膜(13、40、72)の上に、キャパシタ用の第二の電極(14、41、73)を形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 27/108 ,  H01L 27/04