特許
J-GLOBAL ID：200903015028283515
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-098618
公開番号（公開出願番号）：特開平10-289990
出願日： 1997年04月16日
公開日（公表日）： 1998年10月27日
要約：
【要約】【課題】 メモリーセル領域及び周辺回路領域を有する不揮発性メモリーの製造における工程数を低減し、かつ高密度化する。【解決手段】 メモリーセル領域Rmemoと周辺回路領域Rperiとを有する半導体基板10の上に、トンネル酸化膜21と浮遊ゲート電極となる多結晶シリコン膜22を堆積する。さらに、パッド酸化膜23とシリコン窒化膜24を形成した後、素子分離用の溝101を形成し、溝101を絶縁膜31で埋めてトレンチ分離を形成する。その後、不要な膜を除去してから、周辺回路領域Rperiのゲート電極110と、メモリーセル領域Rmemoの制御ゲート電極111及び浮遊ゲート電極112とを形成する。1回の工程で各領域Rmemo,Rperiのトレンチ分離が形成でき、下地段差がないので全体としての平坦性が良好になり、浮遊ゲート電極112がトレンチ分離に自己整合的に形成されるので、高密度化される。
請求項（抜粋）：
トンネル絶縁膜,浮遊ゲート電極,ゲート絶縁膜及び制御ゲート電極を有する不揮発性メモリーセルを半導体基板のメモリーセル領域に配置する一方、ゲート絶縁膜及びゲート電極を有する電界効果型トランジスタを半導体基板の周辺回路領域に配置してなる半導体装置の製造方法であって、半導体基板のメモリーセル領域と周辺回路領域とに跨るトンネル絶縁膜及び第1の導体膜を形成する第1の工程と、トレンチ分離形成領域を開口した第1のマスク部材を用いて、上記第1の導体膜,トンネル絶縁膜及び半導体基板を選択的に除去して、素子分離用溝を形成する第2の工程と、上記溝を絶縁膜で埋め込んでトレンチ分離を形成する第3の工程と、上記周辺回路領域の上記第1の導体膜及び上記トンネル絶縁膜を除去する第4の工程と、基板の全面上にゲート絶縁膜及び第2の導体膜を形成する第5の工程と、上記第1の導体膜,上記ゲート絶縁膜及び上記第2の導体膜をパターニングして、上記メモリーセル領域に浮遊ゲート電極及び制御ゲート電極を形成する一方、上記周辺回路領域にゲート電極を形成する第6の工程とを備えていることを特徴とする半導体装置の製造方法。
IPC (6件)：
H01L 27/115
, H01L 21/76
, H01L 27/10 481
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, H01L 27/10 481
, H01L 21/76 L
, H01L 29/78 371
