特許

J-GLOBAL ID：200903015040519788

LSI試験装置

発明者： 大西 富士夫 ,  菊地 修司
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 高橋 明夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-044005
公開番号（公開出願番号）：特開平6-258396
出願日： 1993年03月04日
公開日（公表日）： 1994年09月16日
要約：

【要約】【目的】 テストデータを格納するメモリの利用効率を向上し、同時にテスト波形の切り替え/判定タイミングの設定不可能時間帯の発生を防止したLSI試験装置を提供する。【構成】 テスト信号の波形情報をメモリ8に格納し、タイミング情報をメモリ9に格納して両メモリのアドレスをグロ-バルアドレスとロ-カルアドレスにより階層的に構成する。組み替え選択レジスタ4は両メモリのアドレス長をLSIの種類に応じて割り付け、これに応じて組替器5と6はアドレスを組み替えて両メモリをアクセスする。また、グロ-バルアドレスはLSIの全ピン共通のグロ-バル周期番号を指定し、ロ-カルアドレスはLSIのテストピン毎に印加するグロ-バル周期内の個別のテストデ-タを指定する。

請求項（抜粋）：

メモリに格納したテストデータをLSIのテスト入力、またはLSIの出力信号を比較するための基準信号とするLSI試験装置において、上記メモリに格納した各テストデータのアドレスをグロ-バルアドレスとロ-カルアドレスとにより構成し、グロ-バルアドレス発生器とロ-カルアドレス発生器と、LSI毎のグロ-バルアドレス長とロ-カルアドレス長を格納する組み替え選択レジスタと、組み替え選択レジスタに上記グロ-バルアドレス長とロ-カルアドレス長を設定する手段と、組み替え選択レジスタの上記設定値にしたがってグロ-バルアドレス発生器の出力とロ-カルアドレス発生器の出力を所定のグロ-バルアドレスとロ-カルアドレスに組み替える組み替え器を備えたことを特徴とするLSI試験装置。