特許
J-GLOBAL ID：200903015114410457
過電圧許容出力バッファ回路
発明者：
出願人/特許権者：
代理人 (1件)：
古谷 馨 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-032470
公開番号（公開出願番号）：特開平7-007411
出願日： 1994年03月02日
公開日（公表日）： 1995年01月10日
要約：
【要約】【目的】 内部高電位電源<HAN>レール</HAN>(VCC)より高い共通<HAN>ハ ゙ス</HAN>上の電圧信号からの過電圧保護を行う<HAN>トライステート</HAN>出力<HAN>ハ ゙ッファ</HAN>回路の提供。【構成】 高電位疑似<HAN>レール</HAN>(PV)がP<HAN>チャネル</HAN>出力<HAN>フ ゚ルアッフ ゚トランシ ゙</HAN><HAN>スタ</HAN>(P4)のN<HAN>ウェル</HAN>に結合され、<HAN>コンハ ゚レータ</HAN>回路(P5,P6)がPVを出力(Vout)に結合する。P5,P6はVout<VCC時にPVをVCCに結合し、Vout>VCC時にPVをVoutに結合する。P4の<HAN>コントロールケ ゙</HAN><HAN>ート</HAN>で帰還<HAN>トランシ ゙スタ</HAN>(P1)がPVを<HAN>ハ ゙ッファ</HAN>回路の内部<HAN>ノート ゙</HAN>に結合する。P1の<HAN>コントロールケ ゙ート</HAN>は<HAN>トライステートイネーフ ゙ル</HAN>入力(EN)に結合され、<HAN>トライステート</HAN>動作<HAN>モート ゙</HAN>でP1を<HAN>ターンオン</HAN>しP4を<HAN>オフ</HAN>に保つ。1以上のN<HAN>チャネルフ ゚ルアッフ ゚トランシ ゙スタ</HAN>(N1,N2)がP4の<HAN>コントロールケ ゙ート</HAN>とVCCの間に結合され、内部<HAN>ノート ゙</HAN>の過電圧をVCCから分離する。N1,N2は、P4の<HAN>ターンオン</HAN>しきい電圧の絶対値未満の<HAN>ターンオ</HAN><HAN>ン</HAN>しきい電圧を有するよう選ばれる。<HAN>フ ゚ルタ ゙ウン</HAN>増強回路(P2,P3)がPVと出力<HAN>フ ゚ルタ ゙ウントランシ ゙スタ</HAN>(N6)の<HAN>コントロールケ ゙ート</HAN>の間に結合され、出力での低論理電位信号の駆動時に<HAN>コントロール</HAN><HAN>ケ ゙ート</HAN>をPVの電位(VCC)に<HAN>フ ゚ルアッフ ゚</HAN>する。
請求項（抜粋）：
高論理及び低論理電位の入力信号を受信するデータ入力(Vin)と、出力(Vout)と高電位電源レール(VCC)の間に結合されたPチャネルNウェル出力プルアップトランジスタ(P4)と、前記出力(Vout)と低電位電源レール(GND)の間に結合された出力プルダウントランジスタ(N6)とを有し、共通バス上に出力信号を駆動するトライステート出力バッファ回路であって、前記出力(Vout)においてトライステート動作モードを実現するためのトライステートイネーブル入力(EN, ENB)を有し、前記出力(Vout)における前記高電位電源レール(VCC)の電圧レベルよりも大きな過電圧を許容する改良が施されたトライステート出力バッファ回路において、前記Pチャネル出力プルアップトランジスタ(P4)のNウェルに結合された高電位疑似レール(PV)と、前記出力(Vout)における電圧レベルが前記高電位電源レールの電圧レベルよりも小さい場合に(Vout<VCC)前記疑似レール(PV)を前記高電位電源レール(VCC)に結合し、前記出力(Vout)における電圧レベルが前記高電位電源レールの電圧レベルよりも大きい場合に(Vout>VCC)前記疑似レール(PV)を前記出力(Vout)に結合するよう構成されたパスゲート(P5, P6)からなり、前記疑似レール(PV)を前記出力(Vout)に結合するコンパレータ回路(P5, P6)と、前記疑似レール(PV)を前記出力プルアップトランジスタ(P4)のコントロールゲートノードにおいてトライステート出力バッファ回路の内部ノードに結合し、トライステート動作モードに際して帰還トランジスタ(P1)をターンオンし前記出力プルアップトランジスタ(P4)をオフ状態に保持すべくトライステートイネーブル入力(EN)に結合されたコントロールゲートノードを有する帰還トランジスタ(P1)と、前記出力プルアップトランジスタ(P4)のコントロールゲートノードと前記高電位電源レール(VCC)の間に結合され、前記内部ノードにおける過電圧を前記高電位電源レール(VCC)から分離する少なくとも1つのNチャネルプルアップトランジスタ(N1, N2)であって、前記入力(Vin)に結合されたコントロールゲートノードを有し、前記出力(Vout)において低電位信号を駆動する場合に前記出力プルアップトランジスタ(P4)のターンオフを向上すべく前記Pチャネル出力プルアップトランジスタ(P4)のターンオン電圧しきい値(VTP)の絶対値よりも小さな比較的低いターンオン電圧しきい値(VTN)を有する(VTN<|VTP|)よう選択されたNチャネルプルアップトランジスタ(N1)とからなる、トライステート出力バッファ回路。
IPC (4件)：
H03K 19/0175
, H03K 17/08
, H03K 17/687
, H03K 19/003
H03K 19/00 101 J
, H03K 17/687 F
