特許
J-GLOBAL ID：200903015146152301
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平9-158414
公開番号（公開出願番号）：特開平10-092933
出願日： 1997年06月16日
公開日（公表日）： 1998年04月10日
要約：
【要約】 (修正有)【課題】 エッチング工程時に生じ得る基板の損傷を防止して高集積化された半導体装置の特性を向上させる製造方法を提供する。【解決手段】 セル領域と周辺領域の活性領域にゲート電極を形成すると共に、周辺領域ではフィールド領域22にもゲート電極24を形成させ、双方の領域の活性領域のソース/ドレイン領域27を露出させると同時にフィールド領域に形成させたゲート電極のキャップ絶縁膜25を露出させる。しかる後、その露出させたキャップ絶縁膜を選択除去して、しかる後それぞれのコンタクトホールを介した金属配線32を施す。
請求項（抜粋）：
セル領域と周辺領域とからなる半導体基板の活性領域と、周辺領域のフィールド酸化膜との上にキャップ絶縁膜を上面に有するゲート電極を形成するステップと、前記ゲート電極をマスクに用いて基板に低濃度不純物イオンを注入した後、前記ゲート電極の両側面に側壁を形成するステップと、前記周辺領域にのみ高濃度の不純物イオンを注入してLDD構造のソース/ドレイン領域を形成するステップと、前記基板を含んだ全面に絶縁層を形成した後、セル領域及び周辺領域のソース/ドレイン領域が露出されると共に、前記周辺領域のフィールド酸化膜上に形成されたゲート電極のキャップ絶縁膜が露出されるようにコンタクトホールを形成するステップと、前記露出されたキャップ絶縁膜を選択的に除去して周辺領域のフィールド酸化膜上に形成されたゲート電極の表面を露出させるステップと、前記基板を含んだ全面に金属層を形成した後、パターニングして配線ラインを形成するステップと、を備えることを特徴とする半導体装置の製造方法。
IPC (6件)：
H01L 21/768
, H01L 21/3065
, H01L 21/8234
, H01L 27/088
, H01L 27/108
, H01L 21/8242
H01L 21/90 B
, H01L 21/302 J
, H01L 27/08 102 B
, H01L 27/10 681 F
